kingkoolkris
Software-Overclocker(in)
Wie Venice, fallen denen jetzt schon keine Namen mehr ein oder wird der selige Athlon64 recycelt?
News Zen 6: AMD und TSMC verkünden Meilenstein in 2 Nanometern
- Ersteller PCGH_Sven
- Erstellt am
AMD bekommt es nicht einmal hin, innerhalb einer Generation für jeden Chip einen eindeutigen Codenamen zu vergeben. 
RyzA
PCGH-Community-Veteran(in)
Ich kann mir die ganzen Codenamen schon lange nicht mehr merken.AMD bekommt es nicht einmal hin, innerhalb einer Generation für jeden Chip einen eindeutigen Codenamen zu vergeben.
ToZo1
Software-Overclocker(in)
Der Torsten hat es doch schon erklärt. Dieser N2-Prozess ist in Wirklichkeit ein N5-Prozess, denn man (ohne dabei irgendeine Strukturverkleinerung durchzuführen) soweit optimiert hat, als hätte man den ursprünglichen nicht optimierten N5-Prozess auf 2 nm geshrinkt. Da sind nur irgendwelche Herstellungsschritte verändert, angepaßt, umgestellt worden... Finetuning sozusagen, damit das Produkt hinterher mehr Takt bei weniger Stromverbrauch schafft, als hätte man eben statt einer 5nm Struktur jetzt einen 2nm Struktur geschaffen. Da hat man vorher ausgerechnet, was ein N2-Chip bringen müßte, und der Rest ist Marketingblabla aka Fake. Das der N5 eigentlich auch schon kein 5nm-Prozess ist, würde jetzt den Rahmen sprengen.
BigYundol
BIOS-Overclocker(in)
Solange die Consumer-Chips dann nicht in Arizona gefertigt werden, sondern nur Server-Chips, meinetwegen.
Sonst droht das die Chips für die Konsumenten der restlichen Welt auch in das planlose, rechte Trump-Chaos rein zu ziehen und zu verteuern... Dazu kommt, dass es momentan nicht im europäischen Interesse ist, einen Red-State zu stärken. Chips aus Arizona droht daher mit höherer Wahrscheinlichkeit auf der Liste für allfällige Gegenzölle zu landen.
Sonst droht das die Chips für die Konsumenten der restlichen Welt auch in das planlose, rechte Trump-Chaos rein zu ziehen und zu verteuern... Dazu kommt, dass es momentan nicht im europäischen Interesse ist, einen Red-State zu stärken. Chips aus Arizona droht daher mit höherer Wahrscheinlichkeit auf der Liste für allfällige Gegenzölle zu landen.
G4mest3r
gesperrt
Also zwischen Nano (10⁻⁹) und Piko (10⁻¹²) sind schon noch ein paar Nullen.
Ein Kohlenstoffatom hat einen ungefähren Durchmesser von etwa 0,7 bis 1,2 Ångström (Å), was 0,07 bis 0,12 Nanometern (nm) entspricht.
Der Durchmesser von einwandigen Kohlenstoffnanoröhren (Single-Walled Carbon Nanotubes) kann im Bereich von 0,6 bis 2 Nanometern (nm) liegen - es gibt natürlich auch größere.
Es gibt Gedankenspiele, wonach Schaltkreise atomar mittels einer atomaren Nadel und Spannung durch platzieren einzelner Atome aufgebaut werden könnten. Das wäre jedoch ein heiden Aufwand und extrem kostspielig.
Die Reise wird aufgrund physikalischer Grenzen und Schwierigkeiten bei Leckströmen, Widerständen, Interferenzen und Beeinflussungen weg vom klassischen Silizium und Transistoren, vermutlich über so Sachen wie Gallium-Nitrid oder Silizium-Karbid hin zu so Geschichten wie Graphen und zu Optoelektronik und Optical Computing gehen.
Davor wird aber erst mal noch mehr in die Breite (Parallelisierung) und Höhe (Stacking) gegangen.
Und so inkrementelle Verbesserung, wie Glassubstrat statt organisch oder Nanosheets-Transistors oder 3D-Transistors anstelle der Evolutionen von finFETs.
MIT hatte gerade 3D-Transistoren mit einer breite von 6nm vorgestellt.
Die einzelnen Unterstrukturen wie Multi-Blades oder Nanowires sind dabei noch kleiner und haben einen geringeren Abstand voneinander. Dafür braucht man die höheren Fertigungsgenauigkeiten.
Zuletzt bearbeitet:
Der zurzeit von AMD verwendete N4 ist eine Optimierung des N5, also nur ein Half-Node-Spung und entsprechend verhaltene Zugewinne konnte Zen5 verzeichnen, sodass dieser regelrecht in den Regalen liegen blieb und AMD notgedrungen den X3D vorziehen musste um die Scharte auszuwetzen.
Der N3 ist dagegen ein Full-Node-Sprung mit signifikanten Zugewinnen, den AMD aus Kosten- und Kapazitätsgründen jedoch nicht frühzeitig nutzen konnte.
Der N2 bietet erneut signifikante Zugewinne, die über eine einfache Optimierung hinaus gehen, zumal hier erstmals Nanosheet-Transistoren zum Einsatz kommen, TSMCs Variante der GAA-Transistoren. TSMC selbst spricht hier optimistisch von "will deliver full-node performance and power benefits". Die Größe der Zugewinne spricht zumindest dafür, dass man den neuen Prozess zumindest tendenziell eher als Full-Node denn als nur eine Optimierung des N3 verstehen kann.
Insofern ist das schon erfreulich, wenn denn tatsächlich der N2 auch bspw. beim 12-Kern-CCD der Zen6-Ryzen zur Anwendung kommt, denn gesichert ist das bisher keinesfalls, da AMD kostenoptimiert arbeitet und eine andere Quelle davon sprach, dass nur einige Chiplets den N2 nutzen werden. (Der 32-Kern-Zen6c dürfte wohl ein sicherer Kandidat für den Node sein.)
Auf der anderen Seite muss man konstantieren, dass sie damit aber auch "nur" das machen, was zwingend erforderlich ist, um nicht gleich einen signifikaten Dämpfer erfahren zu müssen. Intel 18A wird bereits dieses Jahr in ersten Produkten eingeführt, eine performance-optimierte Variante 18A-P soll zeitnah folgen und 14A mit der Eingliederung des zuvor ausgelagerten High-NA aus der 18A-Entwicklung soll noch einmal signifikante Zugewinne bringen, wobei die letztgenannten Entwicklungen bereits für 2026/27 vorgesehen sind. Hinzu kommt noch die Frage in wie weit Intel hier das BPDN gwinnbringend nutzen kann. Dieses erfordert zwar viele designtechnische Anpassungen, jedoch verspricht sich die gesamte Industrie auch sehr viel davon und bspw. TSMC wird BPDN erst mit einem späteren N2-Ableger nachreichen. AMD kann es sich also keinesfalls leisten nur auf etwas naheliegendes wie bspw. den N3E zu schauen für Produkte in 2026+.
Der N3 ist dagegen ein Full-Node-Sprung mit signifikanten Zugewinnen, den AMD aus Kosten- und Kapazitätsgründen jedoch nicht frühzeitig nutzen konnte.
Der N2 bietet erneut signifikante Zugewinne, die über eine einfache Optimierung hinaus gehen, zumal hier erstmals Nanosheet-Transistoren zum Einsatz kommen, TSMCs Variante der GAA-Transistoren. TSMC selbst spricht hier optimistisch von "will deliver full-node performance and power benefits". Die Größe der Zugewinne spricht zumindest dafür, dass man den neuen Prozess zumindest tendenziell eher als Full-Node denn als nur eine Optimierung des N3 verstehen kann.
Insofern ist das schon erfreulich, wenn denn tatsächlich der N2 auch bspw. beim 12-Kern-CCD der Zen6-Ryzen zur Anwendung kommt, denn gesichert ist das bisher keinesfalls, da AMD kostenoptimiert arbeitet und eine andere Quelle davon sprach, dass nur einige Chiplets den N2 nutzen werden. (Der 32-Kern-Zen6c dürfte wohl ein sicherer Kandidat für den Node sein.)
Auf der anderen Seite muss man konstantieren, dass sie damit aber auch "nur" das machen, was zwingend erforderlich ist, um nicht gleich einen signifikaten Dämpfer erfahren zu müssen. Intel 18A wird bereits dieses Jahr in ersten Produkten eingeführt, eine performance-optimierte Variante 18A-P soll zeitnah folgen und 14A mit der Eingliederung des zuvor ausgelagerten High-NA aus der 18A-Entwicklung soll noch einmal signifikante Zugewinne bringen, wobei die letztgenannten Entwicklungen bereits für 2026/27 vorgesehen sind. Hinzu kommt noch die Frage in wie weit Intel hier das BPDN gwinnbringend nutzen kann. Dieses erfordert zwar viele designtechnische Anpassungen, jedoch verspricht sich die gesamte Industrie auch sehr viel davon und bspw. TSMC wird BPDN erst mit einem späteren N2-Ableger nachreichen. AMD kann es sich also keinesfalls leisten nur auf etwas naheliegendes wie bspw. den N3E zu schauen für Produkte in 2026+.
Mephisto_xD
BIOS-Overclocker(in)
Du bist auf die Marketingfuzzis reingefallen, die angegebene Größe hat schon lange nichts mehr mit den tatsächlichen Strukturgrößen zu tun. Von Wikipedia:
https://en.wikipedia.org/wiki/5_nm_process
Scheinbar will man Intel nun endgültig den Rest geben. Frage mich wie die noch konkurrenzfähige CPUs auf den Markt bringen wollen.
JanJake
BIOS-Overclocker(in)
Das ist ganz einfach.
Die letzte ECHTE Angabe von Strukturbreite war 90nm im Jahre 2005. Seit dem hat die Bezeichnung GAR NICHTS mehr mit der tatsächlichen Strukturbreite zu tun. Gibt auch schöne Videos von der8auer, wo er mal CPUs unter ein Mikroskop legt und man schön sieht wie "groß" Es wirklich ist.
Am ende liegt man, meiner Schätzung nach, bei irgendwie um die 20-30nm real.
Was am ende noch immer beachtlich ist! Und wenn man bedenkt wie verdammt komplex und aufwendig die Produktion von einem Wafer ist, ist es schon ein Wunderwerk der Technik. Wir haben schließlich schon viele MILLIONEN transtoren pro mm^2.
Was eine gesunde Konkurrenzsituation für uns bedeutet sieht man aktuell im CPU Markt.
Nicht vorstellbar was wäre, wenn NVIDIA im HighEnd Bereich ernsthafte Konkurrenz hätte…. Ich hoffe irgendwann bricht das Monopol auf…(und ja ich nutze auch eine 4090 aber mir ist egal was draufsteht solange die Leistung meinem Anwenderprofil entspricht. Da kann auch gern eine Nutella Grafikkarte verbaut sein
)
Nicht vorstellbar was wäre, wenn NVIDIA im HighEnd Bereich ernsthafte Konkurrenz hätte…. Ich hoffe irgendwann bricht das Monopol auf…(und ja ich nutze auch eine 4090 aber mir ist egal was draufsteht solange die Leistung meinem Anwenderprofil entspricht. Da kann auch gern eine Nutella Grafikkarte verbaut sein
)
Wenn es um die nodes geht, lese ich häufig etwas von "signifikanten" Unterschieden oder Zugewinnen. Welche Signifikanz darf man denn diesem Schritt prognostisch zuschreiben? Und welche Synergien kann das mit 12 Kernen mit 3D V-Cache bilden? Oder allgemein: was darf ich von den neuen CPUs erwarten?
BigBoymann
BIOS-Overclocker(in)
Würde ja fast eher die HighPerformance Sparte im N2 sehen, da beim N3 und Zen6c auch so genug Effizienz über den geringeren Takt kommen würde.
Puh, du bist und bleibst ein so witziger Typ, das ist schon fast nicht auszuhalten. Zen5 ist abseits des Gaming überragend gut und hat den Vorgänger trotz nahezu identischer Fertigung durchweg geschlagen. Dazu kam, dass AMD es nicht einmal nötig hatte, da auch Arrow Lake keinen überragenden Start hatte.
Den 3D musste man nur starten, damit man Zen 4 3D was entgegenzusetzen hatte, nicht einmal um die Konkurenz zu schlagen, sondern nur sich selbst.
konnte oder musste?
Intel musste; soviel ist klar. Selbst mit dem Full oder Dreiviertel Node von N4 zu N3 schafft es Intel nur auf Augenhöhe zu liefern und lediglich in geringen Lastbereichen sich effizienztechnisch abzusetzen. Was aber eher am grundlegenden Aufbau (ohne echten SoC) liegt, denn an der Architektur der Kerne.
Wie geil, seit nunmehr 5 Jahren erzählst du hier Tag ein und Tag aus, wie groß und gut die neuen Intel Chips werden und jedesmal nach Release versuchst du dann die einsame Insel zu suchen, wo sie wirklich gut sind. Jetzt fängst du schon wieder an und erzählst wie gut 18A werden wird und das AMD sich strecken muss um nicht einen riesigen Dämpfer zu erhalten? Das einzige was über 18A bekannt ist (abseits der Werbeversprechen) ist die Unzufriedenheit einiger Kunden zu Beginn; seitdem ist meines Wissens nach außer Marketinggeblubber nix mehr gekommen.
Und wie gut Intel seine Prozesse im Griff hat, haben wir glaube ich seit 2016 gesehen, selbst Intel 3 wurde mal wieder ausgelassen um eben AL zu horrenden Kosten bei TSMC in Auftragsfertigung zu geben. Nur ist das bei Intel aktuell wie bei den Bayern, das Festgeldkonto ist nicht mehr so pralle, dass man alle Probleme mit Geld lösen kann. AMD hat mittlerweile fast den doppelten Marktwert wie Intel, da ist nix mehr mit, wenn wir schlechter sind, zahlen wir halt drauf.
Das ist doch noch gar nicht gesichert! Aktuell wird / wurde die Riskproduction hoch gefahren, was am Ende nichts bedeutet. Wenn man die anderen News so zu diesem Prozess so liest, weiß ich nicht ob da wirklich 2025 was fertiges und brauchbares vom Band läuft.
Intel Panther Lake: 18A-Probleme zwingen zur Verschiebung – Marktstart wohl erst 2026|igor´sLAB
Na, das dürfte in Santa Clara für wenig Begeisterung sorgen. Intel muss die Einführung der Panther-Lake-SoCs offenbar weiter nach hinten schieben. Laut Analyst Ming-Chi Kuo rutscht der Marktstart mindestens bis ins vierte Quartal 2025, und wer…
www.igorslab.de
Auch wenn Intel so ein halbgares Dementi geliefert hat, Panther Lake wird wohl erst 2026 auf dem Markt erscheinen und damit dann eben auch schon wieder gut mehr als ein Jahr Verspätung.
Aktuell sieht es aber nunmal so aus, dass AMD mit einer Gen schlechteren Fertigung Intel auf Spannung halten kann, dies bedeutet am Ende nichts anderes, als das Intel in der Architektur noch so große Nachteile hat, die eben ein Full/Dreiviertel Node aktuell ausgleichen muss. Ob AMD N3 oder N2 brauchen wird? Weiß niemand aktuell und ich halte die Gerüchte, dass 18A nicht so funktioniert wie gewollt für sehr realistisch. Dazu passen eben die Aussagen der potenziellen Kunden, dazu passen die Verschiebungen und eben die befürchteten, technisch bedingten Probleme von BSPD (bei allen Vorteilen, gibt es ja nunmal auch Nachteile).
Wenn ich wetten müsste; Intel wird in 18A im zweiten HJ 2026 großflächig mobile Chips ausliefern und den AL Nachfolger bei TSMC in Auftrag geben.
Davon würde ich ausgehen, wenn es diesen geben wird.
Unterschiedlich.
1.) Ein Node bringt Unterschiede in der Packdichte, was wesentlich mehr Transistoren pro mm² ermöglicht.
N7 hatte 25Mbit/mm², N5 32,2Mbit (+29%); N3 34,1Mbit (6%) und N2 soll 37,9Mbit (11%) liefern
2.) Dann gibt es immer die "Effizienz", die wird wahlweise in zusätzlicher Performance bei gleicher Leistungsaufnahme angegeben, hier wird von +15% für N2 vom N3 geredet, oder aber gleiche Leistung bei weniger Leistungsaufnahme, hier wird bei N2 von -30% Leistungsaufnahme geredet.
3.) Was niemals angegeben wird, da es keine "Prozentwerte" gibt, ist die mögliche Schaltgeschwindigkeit eines neuen Prozesses. Es kann hier also durchaus sein, dass ein neuer Prozess gar keine Leistungsvorteile bietet, nur die Effizienz erhöht, oder aber, dass er (so hat es Intel phasenweise gemacht) korumpiert wird und die Leistung so weit erhöht wird, dass die Effizienz aus dem Ruder läuft und man effektiv kaum noch Vorteile hat.
Aber nicht der Normalfall.
In der Regel konnte man früher einmal davon ausgehen, dass ein Node durchaus 50% brachte, viel früher auch durchaus mal noch mehr. Heuer reduziert sich dies immer weiter (siehe auch Thorstens Kommentar), die heute als "Full" Node bezeichneten Sprünge waren früher mal ein + in der Fertigung und damit nur eine Verbesserung des eigentlichen Prozesses. Bei einem Full Node heute würde ich von unter 30% ausgehen, wobei dies natürlich durch den Einsatz von neuen Techniken wie GAA (NanoSheet, Ribbon, etc.) oder BSPD durchaus auch mal übertroffen werden kann.
Zuletzt bearbeitet:
Also kann man aus den bislang bekannten Infos erstmal gar keine belastbaren Schlüsse ziehen, außer dass Zen 6 schneller und/oder effizienter werden kann? Freilich wird AMD damit Zen 5 überteffen. Aber wieviel % auf dieses oder jenes man erwarten darf, bleibt offen, d.h. man weiß auch nicht, ob es wirklich "signifikant" im eigentlichen und technikgeschichtlichen Sinn wird?
Zuletzt bearbeitet:
Der Torsten hat es doch schon erklärt. Dieser N2-Prozess ist in Wirklichkeit ein N5-Prozess, denn man (ohne dabei irgendeine Strukturverkleinerung durchzuführen) soweit optimiert hat, als hätte man den ursprünglichen nicht optimierten N5-Prozess auf 2 nm geshrinkt. Da sind nur irgendwelche Herstellungsschritte verändert, angepaßt, umgestellt worden... Finetuning sozusagen, damit das Produkt hinterher mehr Takt bei weniger Stromverbrauch schafft, als hätte man eben statt einer 5nm Struktur jetzt einen 2nm Struktur geschaffen. Da hat man vorher ausgerechnet, was ein N2-Chip bringen müßte, und der Rest ist Marketingblabla aka Fake. Das der N5 eigentlich auch schon kein 5nm-Prozess ist, würde jetzt den Rahmen sprengen.
Da muss ich quasi durchgängig widersprechen. Ich habe ausdrücklich gesagt, dass:
- N2 ein großer Schritt gegenüber N3 ist.
- Das der alte ITRS-Assoziation "5 nm" am ehesten auf N3 passt.
- N5 zur 7-nm-ITRS-Klasse gehört.
Die einzige Aussage, die ich unterschreibe würde: Die Prozessbezeichnungen sind Marketinblabla und haben nichts mit physikalischen Dimensionen zu tun.
Intels Labors haben bei 6 nm Gate-Länge schon deutliche Performance-Verschlechterungen von 1,7 nm Gate-Breite gegenüber 3,3 nm festgestellt. Zumindest mit Silizium dürfte es also keine Skalierung in den 0,x-Bereich geben, da ist dann wirklich die Physik am Ende/es sind neue Materialien nötig – welche aber auch nicht so viel weiter in der Größe skalieren können. Zunehmend wichtiger werden aber Effekte durch die Annäherung an zweidimensionale Halbleiter. Ebenfalls Intel hat da kürzlich mal veröffentlicht, dass ein circa 10 nm Breite × 18 nm Länge messender Transistor bei einer Dicke von 10 nm bis circa 4 nm noch recht gleichmäßig skaliert, dann aber bis 1,5 nm nicht lineare Effekte einsetzen. Trotz abnehmender Abmessungsunterschiede zwischen den Generationen könnte es also durchaus weiter massive Fortschritte bei den elektrischen Eigenschaften geben.
BSPD ist in den Vorzügen von 18A selbst genauso eingerechnet wie die Weiterentwicklung in die Bedrohungslage für AMD. Die 2025-erscheinen-eher-2026-Basisausführung für Nova Lake dürfte AMD nämlich noch relativ egal sein, da dieser gar nicht mit den hauseigenen Zugpferden konkurriert. Spannend wird es erst mit der Optimierung für Server, wenn die Epycs von Clearwater Forest und vor allem Diamond Rapids angegriffen werden. Wenn Intel den Ankündigungs-Auslieferungs-Lag bei den Xeons nicht massiv reduziert, werden letztere aber erst 2027 auf breiter Front antreten und wie gut 18A dann wirklich ist, muss sich halt zeigen.
Gegen die weniger feine Basis-Ausgabe 20A konnte sich N3 jedenfalls ziemlich gut behaupten, sagt das Intel-Portfolio.
Nein. Dafür hängt zu viel von Zen 6 selbst ab. Der Prozess selbst könnte, wenn TSMC alle Versprechen einlöst, 20 Prozent mehr Takt und dadurch vielleicht 10-15 Prozent mehr Leistung bei Iso-Power und gleicher Architektur sowie gegebenenfalls gleicher Kühlbarkeit, also gleicher realisierter Flächendichte bringen. Aber wir wissen nicht, wieviel TSMC pro Transistor kassiert, welches Flächenbudget sich AMD gönnt und was die Architektur daraus macht. 50 Prozent mehr normale und 100 Prozent mehr Dense-Kerne pro CCD lassen zum Beispiel erwarten, dass ein Teil des Fortschritts in Platzeinsparungen investiert wird. Davon hat man als Kunde erst einmal gar nichts, sondern muss gucken, in wie weit AMD dies in mehr Recheneinheiten zum gleichen Preis/niedrigere Preise für gleiche Breite umsetzt.
Zuletzt bearbeitet:
h_tobi
Kokü-Junkie (m/w)
Dito, überlese das ganze Geblubber in den Artikeln, gibt wichtigeres als irgendwelche (per Dartpfeil ermittelten) Namen....Ich kann mir die ganzen Codenamen schon lange nicht mehr merken.
BigBoymann
BIOS-Overclocker(in)
Signifikant ist alleine schon interpretationsbedürftig. Für den einen sind 5% schon signifikant, für den anderen ist das Messtoleranz.
Gar nichts würde ich nicht sagen. Denn faktisch ist bei Zen ein mehr an Kernen pro CCD schon erstmal ein Zugewinn; da man dann vieleicht 12 Kerne je CCD hat und eben diese 12 Kerne ohne zusätzliche Latenzen benutzen kann. Ein 12 Ender CCD mit 3D bspw. dürfte ziemlich sicher per se schneller sein als ein 8 Kerner mit 3D, nicht in jedem Szenario aber der Parcour zeigt doch recht deultich, dass es durchaus viele Fälle gibt, die heuer auch merh als 8 Kerne nutzen.
Im Vergleich zu N3 oder dem aktuellen N4X?
Nutts
Schraubenverwechsler(in)
M.W. waren sogar 28nm die letzte "ehrliche" Generation; ist schon ein paar Tage her.
MyticDragonblast
Software-Overclocker(in)
Das dachte ich mir auch zuerst bei der Meldung. Italien hat doch bestimmt mehr Städte, als nur die paar die man schonmal hatte.
Zumal Venice ja nicht mal das "große" Produkt der SSE3-Athlon64er war, sondern "nur" SanDiego mit halbem L2-Cache und auch kein DieShrink, also noch weiter von dem hier entfernt.
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