Hatten die den 3D Cache nicht erst oben zum IHS hin gepackt eben weil der sonnst zu heiß geworden ist? nun mitten im Package wird der Kühler?????
Nein. Der V-Cache sitzt bislang oben, weil dass die prozesstechnisch einfachere/billigere Lösung ist, ausgehend von einem V-Cache-losen Chip: Man hat weiterhin die gesamte Unterseite für Kontaktierungen zum Substrat zur Verfügung und braucht TSVs nur für den Cache selbst. Mit Cache unten muss dagegen für jeden einzelnen Kontakt des Basis-CCDs ein TSV durch den V-Cache-Chip gebohrt werden – insbesondere auch für die relativ stark belasteten Stromzuleitungen der Kerne. Das Gerücht passt aber zu den bisherigen Beobachtungen am Zen-5-CCD, dass einfach zu wenig Hinweise auf TSVs aufweist, um einen darüber liegenden V-Cache in bisheriger Weise ansteuern zu können.
Anmerkung an der Stelle: Ich finde spontan in keiner der Meldungen über "TSVs" überhaupt einen direkten Nachweis derselben, also keine Aufnahmen metallisierter Durchgänge im Silizium. Alle zur Illustration gezeigten Die-Shots stammen aus den Metal-Layern des CCDs. Zumindest ich wüsste spontan aber nicht, wie man bei einem dort in vertikaler Richtung abzweigenden Kontakt zwischen "führt nach oben" und "führt nach unten" unterscheiden sollte – insbesondere nicht, wenn AMD die Kontakte bei nicht für V-Cache-Einsatz bestimmten CCDs einfach blind im Layer enden lässt. Wenn hier allgemein nur "Cache Kontakte" gezählt wurden und "führen zu TSVs" reine Interpretation war, könnten die bisherigen Feststellungen das neue Gerücht sogar unterstützen:
Bisherige CCD-Metal-Layer weisen TSV-Kontakte für die Ansteuerung und die Stromversorgung des Caches auf.
Ein neuer Stack für einen unten liegenden V-Cache bräuchte nur (nicht-TSV-)Kontakte für den to-Face-montierten V-Cache, wofür die bislang gefundene Anzahl von Kontaktpunkten ausreicht. Die Stromversorgung läge auf der anderen Seite des bislang nicht fotografierten V-Cache-Siliziums; die nötigen TSVs darin.
Naja mehr Spannung mehr Temperatur. Die von unten durch muss also eine doppelte Temperaturerhöhung.
Nun die Position tauschen das heißt die zusatztemperatur die vorher durch musste geht jetzt direkt in den Kühler das heißt natürlich mehr Spannung und Takt möglich.
Weil der Cache weniger maximale Temperatur ausgehalten hat als die CCD selbst.
Das heisst es durfte maximal 80 Grad durch den Cache durchgehen. Die ccd aber haltet z.b 95 aus So konnte die CCD nicht ihre Potenzial entfalten, weil sie bei so bei ca 70 gelockt werden musste.
Jetzt da die CCD oberhalb ist kann der Cache bis 80 gehen und die CCD bis 90 plus 5 Grad welche durch den Cache entsteht. Das heisst die CCD kann und bis zu 20 Grad höher gehen und so den Takt höher laufen lassen.
Die Wärmeabfuhr durch den Sockel ist ziemlich schlecht. Das heißt wenn die obere Lage in einem Package 95 °C erreicht, können tiefere Schichten nur unwesentlich kälter bleiben – sofern sie gar keine eigene Wärmeentwicklung haben. Relativ zur Wärmeabfuhr nach unten dürfte aber selbst der geringe Stromverbrauch des Caches noch ansehnlich sein, ein unten liegender Cache wäre also (geringfügig) wärmer als die darüberliegende Logik.
Allerdings wären mir keine technischen Belege bekannt, die AMDs V-Cache eine geringere Temperaturfestigkeit zusprechen als dem eigentlichen CCD. Letzteres enthält genau die gleichen Speicherzellen für die normalen 32 MiB L3 und denen scheint die Wärme der Kerne auch nichts auszumachen. Gegenteilige Behauptungen kenne ich nur von in der Regel schlecht informiert wirkenden Online-Kommentatoren, welche sich irgend eine Begründung für die Übertaktungssperre der X3D zusammenreimen.
Auf alle Fälle ist es möglich, Cache so zu bauen, dass er problemlos unter der Logik arbeiten kann – industrieweit ist das sogar der favorisierte Ansatz (siehe u.a. Intels Adamantine): Zum einen haben umgekehrt die Logikbereiche sehr wohl zunehmend größere Kühlungsprobleme. (Arrow Lake sortiert sogar die Kernanordnung um – und provoziert damit Scheduling-Probleme in mangelhaft geschriebener Software – um die P-Kerne kühler zu halten.) Jeder Wärmeübergang, den man oberhalb der Logik einspart, ist ein Fortschritt. Zum anderen nimmt bei den meisten CPUs die letzte Cache-Stufe weniger als 50 Prozent der Gesamtfläche ein und TSVs brauchen Platz. In einer unten liegenden Cache-Ebene hat man den automatisch frei, denn diese muss auf gleicher Grundfläche weniger Schaltungsfläche unterbringen, weißt also Lücken auf. (Bei AMD bislang circa 30 Prozent Dummy-Silizium neben dem eigentlichen V-Cache). Bohrt man die TSVs stattdessen für einen oben liegenden Cache durch vollgestopftes Logik-Silizium, muss man letzteres vergrößern, was zusätzliche Kosten verursacht. Oft sogar doppelt, denn zum Beispiel bei AMD wird der V-Cache wird immer noch in einem ITRS-10-nm-Prozess hergestellt, der CCD dagegen in N5 und sicherlich auch mit mehr Lagen. Man braucht also nicht nur zusätzliche Fläche für "nach oben TSVs" gegenüber "von unten", sondern diese auch noch in teurerem Silizium.
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