Ryzen 6000 und Co: Neue Details zum 3D V-Cache - zündet AMD den Stapel-Turbo?

[RyzA]

@Incredible Alk : Werden durch das Stacking dann auch die Latenzen zwischen den Cores bei Ryzen verbessert?
Verwendet Zen 4 auch schon Core Stacking?

 

[Incredible Alk]

Werden durch das Stacking dann auch die Latenzen zwischen den Cores bei Ryzen verbessert?
Verwendet Zen 4 auch schon Core Stacking?

Kann ich dir beides nicht sagen da das nur AMD weiß.
Mutmaßung: Latenzen werden durch stacking eher schlechter als besser, AMD hat aber zumindest behauptet dass sie es geschafft haben dass es NICHT schlechter wird, zumindest bezogen auf den gestackten 3D-Cache.

ZEN4 wird mit großer Wahrscheinlichkeit noch keine Kerne stacken da das einfach noch nicht notwendig ist in dem Bereich vor allem wenn man Chiplets nutzt. Wenn man Richtung 3nm geht werden die Dies wieder so klein, dass man auch 12 oder 16 statt 8 Kerne in ein Chiplet packen könnte ohne dass es unwirtschaftlich würde. Man muss für normale Packages sogar schauen dass man eine Mindestgröße des Dies erreicht da dieser sonst erstens sauschlecht verlötbar wird und zweitens extreme Hotspots erzeugt... AMD kann kaum Interesse daran haben, ein 8-Kern Chiplet in 3nm zu produzieren das dann nur noch keine Ahnung 6x6 mm groß ist und nicht mehr am IHS hält. Sowas kannste im Smartphone machen wenn der Chip 5W verbraucht aber nicht im 100+W-TDP-Desktop^^
Cache stacken sehe ich durchaus in naher Zukunft, Kerne stacken im Endkundenbereich noch lange nicht.

 

[ceramicx]

Mein Gott die Headline könnte auch aus der BILD sein

 

[Chatstar]

Mein Gott die Headline könnte auch aus der BILD sein

Warum, die Headlines sind doch das beste an der Bild?!

 

[Technologie_Texter]

Kerne stapeln wird man wohl zuerst bei Epyc, im Servermarkt bekommt man so viele Kerne zu hohen Marken verkauft.
Für Consumer sehe ich da keinen wirklichen Bedarf.

 

[PCGH_Torsten]

Also in etwa so, wie die ganzen letzten Jahre...?
Wie viel ist ein 11900K oder 5950X rein auf die IPC gesehen nochmal schneller als ein Skylake von 2015? 30% oder sowas?

Könnte hinkommen, aber nur wenn du die gewachsenen Caches und Speichertakt mit berücksichtigst. Reine IPC RKL gegenüber CML, der sich im Kern praktisch nicht von SKL unterscheidet, gibt sogar Intel selbst mit 20 Prozent an, in der Spiele-Praxis kann überschlagen eher mit 10 Prozent rechnen. Bei Zen 3 sieht es in Anwendungen natürlich spürbar besser aus, in Spielen herrscht bekanntermaßen eher pro-Kern-und-Takt-Gleichstand.

Wenn du klassisch viele kerne willst brauchste viel Diespace bzw. große Einzelchips.
Wenn du stapelst kannst du beispielsweise nur 1/4 so große Einzelchips herstellen und 4 davon stapeln.

Das klingt gleich, letzteres ist aber weit weniger Yieldrateanfällig - denn wenn du einen Siliziumfehler im großen Chip hast ist der CHip für die Tonne, im zweiten Beispiel wäre einer für die Tonne und die anderen drei brauchbar. Wenn das Stacking massenware ist und nicht für sich gesehen einen großen Kostenfaktor ausmacht dann wird ein 4x8 gestackter 32-Kerner schlicht billiger als ein 32-Kern-Monoolithischer Die.

Stacking von Leistungskomponenten verbraucht zusätzliche Fläche in den unteren Lagen für die Stromversorgung, auch bei Komponenten mit hohem Transferratenbedarf zum restlichen System sind die TSVs nicht ohne. Dazu hat das Stacking als solches, also die extrem Verdünnung der Wafer, ihre Platzierung übereinander und die Verbindung seinerseits eine Ausfallquote, sodass vier funktionierende Kerne übereinander immer die Belichtung von mehr Silizium erfordern werden, als vier funktionierende Kerne nebeneinander – wobei letztere auch nicht zwingend auf dem gleichen Chip liegen müssen. Bei leistungsfähigen CPUs stellt sich die Frage nach Kern-Stacking aber auch gar nicht. Die eigentlichen Recheneinheiten machen weniger als 1/3 der Siliziumfläche aus, allein der L3-Cache nimmt oft über 50 Prozent des Chips ein.

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www.pcgameshardware.de

Intel hat schon vor 1,5 Jahrzehnten Demo-Prozessoren mit Cache-on-Top vorgeführt, das ist erstmal der naheliegende Schritt. Gestapelte Logik werden wir erst sehen, wenn die Kommunikation zwischen Kernen über die schmalen Kanten nicht mehr schnell genug erfolgen kann und man stattdessen den flächigen Kontakt eines Stack sucht. Aufgrund der riesigen Probleme mit Kühlung und Stromversorgung könnte dieser Punkt aber nie erreicht werden; Intel strebt ja mit PowerVia sogar in die Gegenrichtung und will weniger Krempel auf die Kerne packen, damit das Routing beherrschbar bleibt. Ggf. wird stacking für CPUs mit der Technik sogar ganz obsolet, denn der Schritt von Nano-PowerTSVs zu Nano-DataTSVs, mit denen Cache oder ander Strukturen auf die Rückseite des gleichen Wafers belichtet werden können, erscheint mir ein kleiner zu sein.