Ramtimings für 9800 X3D schärfen
- Ersteller Spieler22
- Erstellt am
Smooth sailing, 3h vorhin schon geschafft, jetzt nächste Runde mit geringeren Spannungen, bei Erfolg nochmal die Spannungen ne Runde runter.
Jaffech
Community-Legende
VDDIO bitte so lassen, SoC kann auf 1,20v
Gerade VDDIO und SoC sind nämlich extrem tricky. Da laufen die Spannungen durch die Tests, weil die Fehlerkorrektur so gut arbeitet. Du verlierst aber in Realworld Anwendungen (vor allem bei den P1 FPS) ordentlich performance.
Das musst du ZWINGEND(!) messen und verifizieren, wenn das du diese Spannungen reduzierst.
Also reale Spielszenen nach PCGH Standard messen (via CFX).
Tatsächlich halte ich 1,20v VDDIO für 5800 MT/s bei 4 Modulen schon für arg knapp bemessen. 1.25v würde ich vorziehen.
Mal zum Vergleich: Für 6400 MT/s 1:1 mit 2xSR benötige ich 1.43v VDDIO damit es zu keinem Leistungsverlust kommt. Durch Tests laufen allerdings auch 1.35v problemlos.
Sonderlich viel tiefer wirst du mit VDD(Q) auch nicht mehr kommen.
Ich würde diese Spannungen daher so lassen wie sie sind - ein bisschen Sicherheitsmarge ist nie verkehrt.
Und generell solltest du nicht zu viel umstellen. Teste es auch erstmal ne weile im Alltag.
Wie du gemerkt hast, bewegen wir uns schon an der Grenze. Viel mehr geht nicht mehr.
Als letztes (nach verifiziertem Alltag) würde ich noch tRFC, tRDWR und FCLK anfassen. Dann bist du fertig
tl;dr
SoC auf 1.20v
VDDIO auf 1.25v
VDD(Q) lassen
Alltag testen
Gerade VDDIO und SoC sind nämlich extrem tricky. Da laufen die Spannungen durch die Tests, weil die Fehlerkorrektur so gut arbeitet. Du verlierst aber in Realworld Anwendungen (vor allem bei den P1 FPS) ordentlich performance.
Das musst du ZWINGEND(!) messen und verifizieren, wenn das du diese Spannungen reduzierst.
Also reale Spielszenen nach PCGH Standard messen (via CFX).
Tatsächlich halte ich 1,20v VDDIO für 5800 MT/s bei 4 Modulen schon für arg knapp bemessen. 1.25v würde ich vorziehen.
Mal zum Vergleich: Für 6400 MT/s 1:1 mit 2xSR benötige ich 1.43v VDDIO damit es zu keinem Leistungsverlust kommt. Durch Tests laufen allerdings auch 1.35v problemlos.
Sonderlich viel tiefer wirst du mit VDD(Q) auch nicht mehr kommen.
Ich würde diese Spannungen daher so lassen wie sie sind - ein bisschen Sicherheitsmarge ist nie verkehrt.
Und generell solltest du nicht zu viel umstellen. Teste es auch erstmal ne weile im Alltag.
Wie du gemerkt hast, bewegen wir uns schon an der Grenze. Viel mehr geht nicht mehr.
Als letztes (nach verifiziertem Alltag) würde ich noch tRFC, tRDWR und FCLK anfassen. Dann bist du fertig
tl;dr
SoC auf 1.20v
VDDIO auf 1.25v
VDD(Q) lassen
Alltag testen
Zuletzt bearbeitet:
Danke dir, alles so übernommen. Ich teste jetzt noch die anderen Modes von TM5 und HCI.
Kannst du mir für mein Verständnis mal den ersten Block noch erklären, ob es mehr Abhängigkeiten gibt?
Wäre beispielsweise das gut?
#1 28
#2 35
#3 35
#4 35
#5 48
#6 83
Oder haben die ersten 3 auch noch Abhängigkeiten zu den anderen oder den letzten 3? Ich vermute nr 2 und nr 3 muss gleich sein. Vllt muss auch 1 und 2/3 jeweils gerade oder ungerade, bzw. durcheinander gut teilbar sein?
Den hab ich mir gemerkt:
#4 + #5 = #6
Kann natürlich auch sein das hier beide gerade sein müssen oder beide ungerade und #6 nur gerade sein darf.
ja gerne sorryMagst du bitte die Timings ausschreiben die du meinst?
#1, #2 usw ist ziemlich... blöd
Weiß nicht genau was was sein soll
von oben nach unten 1 bis 6
tCL 28
tRCDWR 35
tRCDRD 35
tRP 35
tRAS 48
TRC 83
diese Abhängigkeiten meine ich schon erkannt zu haben.
tRCDWR = tRCDRD
und
tRP + tRAS = TRC
Jaffech
Community-Legende
Hab ich mir fast gedacht, aber es sah irgendwie so befremdlich ausja gerne sorry
von oben nach unten 1 bis 6
tCL 28
tRCDWR 35
tRCDRD 35
tRP 35
tRAS 48
TRC 83
tRCDWR und tRCDRD ist nicht abhängig, man kann _WR auch tiefer setzen. Kannst ja mal auf 16 stellen oder so. Bringt halt nicht wirklich was ^^
tRP + tRAS = tRC ist korrekt.
Dann gibts noch tRAS = tRP + tRTP für "lasch" und tRAS = tRP für "scharf"
tCL hat nur eine einstellbare Abhängigkeit mit tCWL, welches immer -2 ist. Aber das wird automatisch vom BIOS richtig gesetzt.
tRCDxx ist von nichts abhängig was man einstellen könnte
tRP ebenfalls nicht.
tl;dr
tCL, tRCD und tRP entsprechen dem was der Chip halt kann.
tRAS kann zusammengesetzt werden (tRP + tRTP)
tRC ebenfalls (tRP+tRAS)
Wäre das Profil dort oben theoretisch sinnvoll?
tCL 28
tRCDWR 35
tRCDRD 35
tRP 35
tRAS 48
TRC 83
tRTP 12 (die 12 kam hier in dem Thread mal für tRTP und ich nehm die mal als Basis)
wenn lasch 35+12 = 47 -> sollte man also Tras auf 47 setzen und TRC auf 82
oder aber 35+13 = 48 -> sollte man tRTP von 12 auf 13 erhöhen oder hat tRTP erneut eine Abhängigkeitskette?
dann wäre mein Gedankenspiel noch nicht ganz optimal und es fehlte noch #7 tRTP:Hab ich mir fast gedacht, aber es sah irgendwie so befremdlich aus
tRCDWR und tRCDRD ist nicht abhängig, man kann _WR auch tiefer setzen. Kannst ja mal auf 16 stellen oder so. Bringt halt nicht wirklich was ^^
tRP + tRAS = tRC ist korrekt.
Dann gibts noch tRAS = tRP + tRTP für "lasch" und tRAS = tRP für "scharf"
tCL hat nur eine einstellbare Abhängigkeit mit tCWL, welches immer -2 ist. Aber das wird automatisch vom BIOS richtig gesetzt.
tRCDxx ist von nichts abhängig was man einstellen könnte
tRP ebenfalls nicht.
tl;dr
tCL, tRCD und tRP entsprechen dem was der Chip halt kann.
tRAS kann zusammengesetzt werden (tRP + tRTP)
tRC ebenfalls (tRP+tRAS)
tCL 28
tRCDWR 35
tRCDRD 35
tRP 35
tRAS 48
TRC 83
tRTP 12 (die 12 kam hier in dem Thread mal für tRTP und ich nehm die mal als Basis)
wenn lasch 35+12 = 47 -> sollte man also Tras auf 47 setzen und TRC auf 82
oder aber 35+13 = 48 -> sollte man tRTP von 12 auf 13 erhöhen oder hat tRTP erneut eine Abhängigkeitskette?
Jaffech
Community-Legende
tCL 28 wird dir bei 1,30 sicherlich langsam zum problem. Mit viel Glück läuft das.
Das sind 9,6 ns tCL bei 1,30v. Die meisten Kits sind mit 10 ns bei 1,35v geratet.
tRCD 35 kannst du gerne testen
tRP 35 ebenfalls
tRAS 47 (s.u)
tRC 83
Korrekt
Aber wieso willst du es überhaupt mit "+13" auf 48 "strecken", wenn du doch sowieso "+12" auf 47 hast.
Also die Frage stellt sich hier garnicht ob man tRTP auf 13 oder 12 stellen sollte -> 12 natürlich.
Aber jo, tRTP ist mit tWR verbandelt. Ein vielfaches von tRTP ergibt tWR. Bei DDR4 war es 2 x tRTP = tWR. Bei DDR5 ists 4 x tRTP = tWR. Daher auch tRTP 12 und tWR 48. Ist übrigens das minimale was du einstellen kannst. Darum ist das nicht tiefer ^^
35+47=82 also tRC 82 oder?
Ich wollte einfach von meinen fiktiven Werten wissen, ob man eher tRas oder tRTP ändern würde, um das optimal zu machen. Man könnte es halt so oder so angehen. Quasi minimal entschärfen oder minimal nachschärfen. Aber wenn die 13 bei tRTP dann auch wieder eine 52 bei tWR verlangen würde lautet die Antwort:
tRas und TRC als Abhängigkeit sind anzupassen und dabei kommt das hier raus ->
tCL 28
tRCDWR 35
tRCDRD 35
tRP 35
35+ 12 -> tRAS 47
35+ 47 -> TRC 82
tRTP 12
tRTP x4 -> tWR 48
Zuletzt bearbeitet:
Jaffech
Community-Legende
Hey,
ich habe diese Settings jetzt im Alltag gefahren @1,3V MEM Spannung wie im 2. Screenshot. Ich denke der logische Block 1 ist damit komplett ausgereizt (28 35 35 47 82). Können wir noch bei Blöcken 2 bis 4 was verbessern?
Danke und VG
Jaffech
Community-Legende
Hatten wir schon tRAS = tRP = 35 mit tRC 70 probiert?
tRRDS 4, tRRDL 6 und tFAW 16 (bzw bei gigglybite 20) hatten wir schon?
(Sorry, bin gerade dabei einigen beim RAM OC zu helfen, komme langsam durcheinander ^^)
Ansonsten:
tRFC 362 (~125 ns) oder 348 (=120 ns). Das geht bei den meisten H16A. 1.30v könnten dafür aber zu wenig sein.
beide SCLs auf 4
tRDWR 16
tWRRD 2
Das wäre dann das Maximum was man bei H16A noch machen kann bei deinen 1.30v
tREFI 65535 ginge noch, aber das ist temperaturkritisch und Sommer gibts ja auch noch... würde sicherheitshalber auf 55k bleiben.
VDDG CCD auf 0,95v und VDDG IOD auf 0,98v könnte ggf. beim FCLK noch helfen.
tRRDS 4, tRRDL 6 und tFAW 16 (bzw bei gigglybite 20) hatten wir schon?
(Sorry, bin gerade dabei einigen beim RAM OC zu helfen, komme langsam durcheinander ^^)
Ansonsten:
tRFC 362 (~125 ns) oder 348 (=120 ns). Das geht bei den meisten H16A. 1.30v könnten dafür aber zu wenig sein.
beide SCLs auf 4
tRDWR 16
tWRRD 2
Das wäre dann das Maximum was man bei H16A noch machen kann bei deinen 1.30v
tREFI 65535 ginge noch, aber das ist temperaturkritisch und Sommer gibts ja auch noch... würde sicherheitshalber auf 55k bleiben.
VDDG CCD auf 0,95v und VDDG IOD auf 0,98v könnte ggf. beim FCLK noch helfen.
Ja die 35 haben ihm nicht geschmeckt, nichtmal mit CL30
tRRDS 4, tRRDL 6 und tFAW 16 (bzw bei gigglybite 20) hatten wir noch nicht
den Rest muss ich erstmal erfassen was du alles geschrieben hast, danke dir
na wenn das so ist
tRRDS 4, tRRDL 6 die beiden mag er nicht, kann ich tFAW trotzdem auf 20 setzen oder ist da ne Abhängigkeit?
Jaffech
Community-Legende
Gibt eine Abhängigkeit zu tRRD_.
tFAW beschreibt die minimale Zeit für 4 ACTs, also 4 tRRD_
Entsprechend tFAW = 4 x tRRD_.
In der Regel 4 x tRRDS, weil tRRDS niedriger als tRRDL ist.
Lässt du also tRRDS 6 und tRRDL 8, bringt tFAW 20 nichts, weil minimal sowieso 6x4 = 24 Ticks vergehen
Dann skippe ich einfach den ganzen Block und lasse ihn bei den alten Settings und schaue mal weiter ob die anderen funktionieren oder sollte man dann auch sowas wie tRRDS 5 tRRDL 8 tFAW 20 versuchen? Vielen Dank
Jaffech
Community-Legende
Skip einfach den Block ^^
5/7/20 kann man machen, aber das bringt quasi nichts
