PCIe Topologie

[h4rp00n33r]

Hallöchen zusammen,
ich verzweifle gerade ein wenig an der Darstellung der PCIe-Topologie in HWiNFO64. Hier ein Beispiel:

• PCIe Bus #2 arbeitet mit PCIe 3.0x8 (aus den Details abgelesen).
• PCIe Bus #3 ist an PCIe Bus #2 angeschlossen und arbeitet ebenfalls mit PCIe 3.0x8. So weit, so gut.
• PCIe Bus #8 arbeitet laut Details mit PCIe4.0x16. Aber wie kann das funktionieren, wenn der an PCIe Bus #3 angeschlossen ist, der wiederum nur mit PCIe 3.0x8 arbeitet?
  Wenn man der Hierarchie des Diagramms folgt, sind somit PCIe Bus #2 und PCIe Bus #3 Flaschenhälse für PCIe Bus #8, oder?

Danke schonmal im Voraus für's Auflösen meines Knotens im Kopf.

 

[Olstyle]

Klapp mal bitte den Rest auf. Für mich sieht es so aus als wäre der letzte Eintrag nur eine Lane von den Downstream Ports des B550(?).
Dazu würde passen dass der als AHCI Controller konfiguriert ist.
Der GPU-Slot mit x16 hängt direkt an der CPU, der müsste an einer ganz anderen Stelle auftauchen.

 

[h4rp00n33r]

Ja, das ist der Strang, der am Chipsatz hängt. Hier aber nicht der B550 sondern der X570.
Eigentlich wollte ich nur den Slot für die Soundkarte (Soundblaster Audigy FX) von Auto auf PCIe 3.0 "runtertakten", da ich damit ein paar Probleme habe, offenbar wird die Umstellung auf 3.0 dann aber sehr weit oben im Strang (PCIe GPP Bridge [7:0], blau markiert) vorgenommen:

Unterhalb bleibt alles wie es ist und somit bleibt auch für den Bus #8 mit PCIe4.0x16. Aber letztlich kommt dort dann kein PCIe 4.0 mehr an, richtig?

Die Grafikkarte hängt direkt an der CPU und das funktioniert auch Bestens.

 

[DOcean]

ich vermute da einen falschen/missverständliche Anzeige, ich vermute das ist eher was das Gerät kann nicht das was aktuell verbunden ist...

Ähnlich wie bei Link Width, fehlt da imho eine Aufteilung in Max/Current...

Jeweils beide Partner müssen ja die Version unterstützen nur dann wird auch die höhere Version genommen...

 

[h4rp00n33r]

Ähnlich wie bei Link Width, fehlt da imho eine Aufteilung in Max/Current...

Jo, das stimmt schon. Aber hier sind die beiden Partner ja "intern", also Bus #8 an Bus#3.

 

[DOcean]

macht für die Betrachtung keinen Unterschied...

was genau wie im Chip verschaltet ist und welche Sachen da wie zusammenhängen das weiß nur der Hersteller ganz genau, da wird HwInfo keinen Einblick haben, daher kann das auch viel Rätselraten sein...

 

[Olstyle]

Hier aber nicht der B550

Eigentlich wollte ich nur den Slot für die Soundkarte (Soundblaster Audigy FX) von Auto auf PCIe 3.0 "runtertakten", da ich damit ein paar Probleme habe, offenbar wird die Umstellung auf 3.0 dann aber sehr weit oben im Strang (PCIe GPP Bridge [7:0], blau markiert) vorgenommen

Dir ist aber schon klar dass der B550 kein 4.0 (im Downstream) kann?

 

[PCGH_Torsten]

Ja, das ist der Strang, der am Chipsatz hängt. Hier aber nicht der B550 sondern der X570.
Eigentlich wollte ich nur den Slot für die Soundkarte (Soundblaster Audigy FX) von Auto auf PCIe 3.0 "runtertakten", da ich damit ein paar Probleme habe, offenbar wird die Umstellung auf 3.0 dann aber sehr weit oben im Strang (PCIe GPP Bridge [7:0], blau markiert) vorgenommen:
Anhang anzeigen 1356137
Unterhalb bleibt alles wie es ist und somit bleibt auch für den Bus #8 mit PCIe4.0x16. Aber letztlich kommt dort dann kein PCIe 4.0 mehr an, richtig?

Die Grafikkarte hängt direkt an der CPU und das funktioniert auch Bestens.

Nein, der Datendurchsatz entlang der Kette würde keine PCI-E-4.0-Datentransferrate bieten und ×16 schon mal gar nicht. Aber die einzelnen Punkt-zu-Punkt-Verbindungen können, zumindest in der Theorie (Geräte und Treiber müssen es unterstützen) auch direkt kommunizieren, ohne Umweg über den Root-Host. Also kann ein 4.0er-Bus-Segment an einem 3.0er Uplink hängen, es macht nur in den meisten Fällen keinen Sinn.

Apropos Sinn und Möglichkeiten: Grundsätzlich ist die logische Unterteilung in einzelne PCI-Busse bei einer PCI-E-Punkt-zu-Punkt-Architektur komplett Fake. Diese logische Aufteilung garantiert die volle Software-Kompatibilität zu PCI-Befehlen und hat keine technischen Nachteile, sie muss aber nicht physisch vorliegen. Nur weil einige der Verbindungen im I/O-Hub als extrem schnelle PCI-Busse deklariert werden (×16-USB-Controller. Yeah. Right.) heißt das noch lange nicht, dass AMD respektive ASMedia tatsächlich PCI-E für die interne Kommunikation nutzen. Vielleicht steckt auch einfach eine flotte Crossbar im Chip, die eben so schnell wie 4.0 ×16 arbeiten könnte?