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Intel Sapphire Rapids: Neue Roadmap nennt Q2 2022 für den Launch

PCGH-Redaktion

Kommentar-System
Teammitglied
Jetzt ist Ihre Meinung gefragt zu Intel Sapphire Rapids: Neue Roadmap nennt Q2 2022 für den Launch

Eine neue Intel-Roadmap macht die Runde. Die soll den angepeilten Zeitraum für den Launch der HEDT-Prozessoren nennen, die sich hinter dem Codenamen Sapphire Rapids verbergen.

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Rollora

Kokü-Junkie (m/w)
Dass eine Plattform für HEDT kommt war zu hoffen neben dem Hybridkonzept. Wird auch bei AMD so werden.
Die Überschrift ist - soweit ichs verstanden habe - irreführend. Sapphire Rapids kommt als Servervariante ja noch 2021 dachte ich, aber die HEDT Version erst 2022. Kann mich aber grad irren, bin müde und hab ein schlechtes Bier gehabt.
 

DARPA

Volt-Modder(in)
Ja das stimmt schon. Zuerst kommt Sapphire Rapids SP und laut diesem Leak später auch als HEDT.
Release Termine noch leicht in der Schwebe.
 

Rollora

Kokü-Junkie (m/w)
Ist verschoben worden. https://www.anandtech.com/show/1679...-2022-q1-for-production-q2-for-ramp-h1-launch

Einige befürchten daher, dass Alder Lake auch verschoben wird.
Das ist in der Tat schade, würde gerne endlich größere Fortschritte sehen. Nicht weil ich Intel so mag, aber Stagnation und mangelnde Konkurrenz ist auch langweilig.
Und es sind ja dann doch gleich wieder 6-9 Monate die man da nach hinten rückt, hoffe das betrifft dann nicht auch die 7nm Produkte
 

gerX7a

BIOS-Overclocker(in)
Sapphire Rapids SP verschiebt sich effektiv um 3 Monate, ist also kein Beinbruch und auch nicht allzu unerwartet bei einer derart umfangreich runderneuerten Plattform mit derart vielen neuen Features. Bisher wurde die Vorstellung Ende 2021 erklärt mit dem Volume Ramp in 1Q22, jetzt soll der Volume Ramp in 2Q22 erfolgen.

Sapphire Rapids SP verwendet CPU-Tiles mit 20 Kernen, weiterhin würde ich vermuten zwei Speichercontrollern und 16 PCIe 5.0-Lanes. Wie Intel das für HEDT zusammensetzen wird, dürfte interessant zu beobachten sein. Zwei Tiles wird man vermutlich schon brauchen, da eine separate Plattform mit weniger als einem Vierkanalspeicherinterface wohl eher keinen Sinn ergibt. Vielleicht gibt es aber auch noch ein zweites kleineres CPU-Tile mit bspw. nur 10 oder 12 Kernen, sodass man HEDT-Modelle (und Xeon W's) effizienter zusammensetzen kann? Eine weitere Frage bleibt zudem, welcher tatsächliche Bedarf für so eine Plattform besteht, wenn Raptor Lake bereits mit bis zu 24 Kernen kolportiert wird und angeblich auch der Zen4-Ryzen einen 24-Kerner in den Markt bringen könnte.
Workstation-Modelle wird Intel auf jeden Fall benötigen, aber HEDT? Mittlerweile bin ich da etwas skeptisch, denn man wird selbstredend eine Ausdifferenzierung vornehmen, d. h. den HEDT-Modellen wird zweifellos ECC vorenthalten bleiben und ggf. noch so manch anderes (vielleicht weniger relevantes) Feature, denn andernfalls hätte man keinen Grund zur Workstation-Plattform zu greifen.

Abschließende Randbemerkung: Dem Chipsatz W790 würde ich vorerst ohne weitere Detailkenntnisse keine allzu große Bedeutung beimessen. Das könnte eine Parallelverwendung des gleichen Chipsatzes für die HEDT- und Xeon W-Plattform sein und man hat sich ggf. bisher noch nicht darauf geeinigt, dem HEDT-Kind einen eigenen Namen zu geben? Interessanter wäre hier ob und wie hier möglicherweise der kolportierte LGA1800 ins Spiel kommt?

Für Enthusiasten, für die Geld keine Rolle spielt, könnte eine interessante Überlegung die HBM2-gepimpte Variante sein, sofern Intel diese auch auf die HEDT-Plattform bringen sollte? Mit 2 x 8 GiB oder gar 2 x 16 GiB HBM2 als L4 wäre das sicherlich ein technisch interessant zu vermessendes Design, insbesondere, wenn man dem Design noch den Betrieb ohne DRAM ermöglicht, wie er schon für die großen Sapphire Rapids SP-Modelle zugesichert wurde, bei denen man von bis zu 4 x 16 GiB HBM2 auf dem Package ausgeht.
 

gaussmath

Lötkolbengott/-göttin
Sapphire Rapids SP verwendet CPU-Tiles mit 20 Kernen, weiterhin würde ich vermuten zwei Speichercontrollern und 16 PCIe 5.0-Lanes. Wie Intel das für HEDT zusammensetzen wird, dürfte interessant zu beobachten sein.
Gibt's schon irgenwelche Infos darüber, wie der Interconnect innerhalb so eines Tiles aussieht? Mesh? Dual-Ringbus?

Für Enthusiasten, für die Geld keine Rolle spielt, könnte eine interessante Überlegung die HBM2-gepimpte Variante sein, sofern Intel diese auch auf die HEDT-Plattform bringen sollte? Mit 2 x 8 GiB oder gar 2 x 16 GiB HBM2 als L4 wäre das sicherlich ein technisch interessant zu vermessendes Design, insbesondere, wenn man dem Design noch den Betrieb ohne DRAM ermöglicht, wie er schon für die großen Sapphire Rapids SP-Modelle zugesichert wurde, bei denen man von bis zu 4 x 16 GiB HBM2 auf dem Package ausgeht.
Wenn das zügig kommt, könnte man damit gegen AMD's 3D V-Cache antreten... hoffentlich irgendwie. ^^
 

gerX7a

BIOS-Overclocker(in)
Nicht dass ich wüsste. Bei 20 Kernen pro Tile würde ich aber von einem Mesh-Design ausgehen. Ein (ggf. doppelter) Ringbus dürfte hier weniger effizient sein. Mit der deutlichen Verringerung der maximalen Kernzahl kann man den Mesh zudem möglicherweise weiter optimieren? (Hinzu kommt dann aber natürlich die Kommunikation über ein Tile hinweg, wobei hier dann der Vergleich EMIB gegen IF interessant sein wird.)

Darüber hinaus hat bereits Ice Lake SP schon eine deutlich bessere Core-2-Core-Latency als Rome/Milan. Wirklich schnell ist es bei AMD nur, wenn es innerhalb des CCDs bleibt. Bereits die am nächsten beieinanderliegenden CCDs im Epyc (und damit auch Threadripper) haben schon eine deutlich schlechtere Latenz (rund doppelt so hoch wie bei Intel) und das setzt sich bis zu den Worst-Case-Vergleichen fort.

Nächste Info-Häppchen dürften auf der HotChips folgen oder etwas später auf Intels eigenem Event im Oktober.

Die HBM2-Varianten von Sapphire Rapids SP (mit Ausnahme der SKUs für den Aurora) sollen nach bisherigem Vernehmen ein wenig später folgen. Dass Intel sich hier wegen der markttechnisch kleinen HEDT-Plattform übermäßig lang machen wird, denke ich eher nicht. HEDT dürfte eher ein Prestige-Objekt sein aber keine übermäßige Relevanz haben. Die Workstation-Modelle dürften da für Intel weitaus wichtiger sein. Wenn es tatsächlich ein neues HEDT geben wird bei Intel, dann nur, weil das mit "minimalem Aufwand" ein Nebenprodukt der Workstation-Entwicklung sein wird.
Aber ja, ein Zen3-16-Kerner mit 96 MiB L3$ gegen einen neuen "Core X" mit 16 GiB HBM2-L4$ oder gar gegen eine DRAM-less CPU mit 32 GiB HBM2 dürfte schon ein interessanter Vergleich werden.
Absehbar wird das aber auch ein teuerer Spaß. Bereits bei AMD kann man absehen, dass die V-Cache-Modelle aufgrund des aufwendigen Packagings teuer werden und bei Intel kommt noch obendrauf der HBM2 ... aber ok, nichts was einen "echten" Enthusiasten wirklich auf- oder abhalten können wird. ;-)
 

gaussmath

Lötkolbengott/-göttin
Absehbar wird das aber auch ein teuerer Spaß. Bereits bei AMD kann man absehen, dass die V-Cache-Modelle aufgrund des aufwendigen Packagings teuer werden und bei Intel kommt noch obendrauf der HBM2 ... aber ok, nichts was einen "echten" Enthusiasten wirklich auf- oder abhalten können wird.
Die sollen den Kram raushauen, es gibt genügend Enthusiasten, die das kaufen.
 

PCGH_Torsten

Redaktion
Teammitglied
Sapphire Rapids SP verschiebt sich effektiv um 3 Monate, ist also kein Beinbruch und auch nicht allzu unerwartet bei einer derart umfangreich runderneuerten Plattform mit derart vielen neuen Features. Bisher wurde die Vorstellung Ende 2021 erklärt mit dem Volume Ramp in 1Q22, jetzt soll der Volume Ramp in 2Q22 erfolgen.

Sapphire Rapids SP verwendet CPU-Tiles mit 20 Kernen, weiterhin würde ich vermuten zwei Speichercontrollern und 16 PCIe 5.0-Lanes. Wie Intel das für HEDT zusammensetzen wird, dürfte interessant zu beobachten sein. Zwei Tiles wird man vermutlich schon brauchen, da eine separate Plattform mit weniger als einem Vierkanalspeicherinterface wohl eher keinen Sinn ergibt. Vielleicht gibt es aber auch noch ein zweites kleineres CPU-Tile mit bspw. nur 10 oder 12 Kernen, sodass man HEDT-Modelle (und Xeon W's) effizienter zusammensetzen kann? Eine weitere Frage bleibt zudem, welcher tatsächliche Bedarf für so eine Plattform besteht, wenn Raptor Lake bereits mit bis zu 24 Kernen kolportiert wird und angeblich auch der Zen4-Ryzen einen 24-Kerner in den Markt bringen könnte.
Workstation-Modelle wird Intel auf jeden Fall benötigen, aber HEDT? Mittlerweile bin ich da etwas skeptisch, denn man wird selbstredend eine Ausdifferenzierung vornehmen, d. h. den HEDT-Modellen wird zweifellos ECC vorenthalten bleiben und ggf. noch so manch anderes (vielleicht weniger relevantes) Feature, denn andernfalls hätte man keinen Grund zur Workstation-Plattform zu greifen.

Abschließende Randbemerkung: Dem Chipsatz W790 würde ich vorerst ohne weitere Detailkenntnisse keine allzu große Bedeutung beimessen. Das könnte eine Parallelverwendung des gleichen Chipsatzes für die HEDT- und Xeon W-Plattform sein und man hat sich ggf. bisher noch nicht darauf geeinigt, dem HEDT-Kind einen eigenen Namen zu geben? Interessanter wäre hier ob und wie hier möglicherweise der kolportierte LGA1800 ins Spiel kommt?

Für Enthusiasten, für die Geld keine Rolle spielt, könnte eine interessante Überlegung die HBM2-gepimpte Variante sein, sofern Intel diese auch auf die HEDT-Plattform bringen sollte? Mit 2 x 8 GiB oder gar 2 x 16 GiB HBM2 als L4 wäre das sicherlich ein technisch interessant zu vermessendes Design, insbesondere, wenn man dem Design noch den Betrieb ohne DRAM ermöglicht, wie er schon für die großen Sapphire Rapids SP-Modelle zugesichert wurde, bei denen man von bis zu 4 x 16 GiB HBM2 auf dem Package ausgeht.

Sind die 20 Kerne mittlerweile bestätigt? Gerücht #2 waren ja lange Zeit 16 Kerne (was in Kombination mit DDR-, HBM- und PCI-E-Controllern durchaus einen Chip mit 20 Slices ergeben kann, wenn Intel sich treu bleibt). Ein Dual-Tile-Workstation-Prozessor könnte dann bündig an das ADL-Portfolio anschließen.

Zum I/O-Hub-Name: Intel war da zuletzt sehr flexibel, was viele Bezeichungen für wenig Entwicklungen angeht. Union Point hat es seinen vier Jahren Marktbestehen auf mindestens ein Dutzend SKUs in drei Märkten und ebenso vielen Generationen gebracht. Ich würde mich sehr wundern, wenn überhaupt ein eigenständiger Server-PCH entwicklet und nicht einfach das ADL-Design übernommen wird. Das einzige, was man zum jetztigen Standpunkt also ableiten kann: Die Leaks stammen aus einer reinen Workstation-Quelle und können nichts zu Desktop sagen.


Nicht dass ich wüsste. Bei 20 Kernen pro Tile würde ich aber von einem Mesh-Design ausgehen. Ein (ggf. doppelter) Ringbus dürfte hier weniger effizient sein. Mit der deutlichen Verringerung der maximalen Kernzahl kann man den Mesh zudem möglicherweise weiter optimieren? (Hinzu kommt dann aber natürlich die Kommunikation über ein Tile hinweg, wobei hier dann der Vergleich EMIB gegen IF interessant sein wird.)

Ringbus in der Größe war immer nur eine Verlegenheitslösung, Mesh wurde explizit für 16+ Kerne entwickelt. Da wird man mit hoher Sicherheit nicht die schlechtere Technologie ausgegraben und überarbeitet, sondern die zweckmäßige, aktuelle weiterentwickelt haben. Spannend wird, ob sie auch zwischen den Tiles zum Einsatz kommt. Intel hat im Zusammenhang mit EMIB auch Systembusse patentiert, die über Silizium-Silizium-Verbindungen chipübergreifend laufen und maximal Redriver für den geringfügig längeren Signalweg erfordern. Je nach Zahl der Slices je Tile könnte Sapphire Rapids also logisch ein 8-×-10- oder ein 8-×-12-Mesh sein. (4× 16 beziehungsweise 4× 20 Kerne jeweils + Controller-Slices, wenn man den bisherigen Bauplänen treu bleibt)
 

gerX7a

BIOS-Overclocker(in)
Ich denke offiziell bestätigt sind die 20 Kerne pro Tile noch nicht. Der Leak eines Tile-Fotos von YuuKi_AnS lässt jedoch nicht wirklich eine andere Interpretation zu. Zudem scheinen da separate DRAM- und PCIe-PHYs sichtbar zu sein, sodass ich annehmen würde, dass jedes Tile eine quasi "vollständige" CPU darstellt und man die notwendige Zahl an Speicherkanälen und PCIe-Lanes über die Kombination zusammenstellt (also vier Tiles für die Xeon's, ggf. nur zwei für HEDT und möglicherweise zwei und vier Tiles für Xeon W's).
Entsprechend würde ich auch annehmen, dass Sapphire Rapids SP hier Rome/Milan kerntechnsch problemlos einkassieren wird. Bereits nur 16 von 20 vorhandenen Kernen aktiv schalten erscheint schon nicht sonderlich effizient (wären immerhin 20 % deaktivierte Kernen auf einem Tile), d. h. ich würde davon ausgehen, dass die größten Modelle gar mehr als 64 Kerne bieten werden.
Die HBM2E-Modelle werden dagegen ein anderes Thema sein. Hier würde ich eine leicht verringerte Kernzahl vermuten um das Power Budget des gesamten Packages einzuhalten. Für bspw. AI-Workloads dürften der HBM einen deutlichen Zugewinn bringen, insbesondere, da man in Verbindung mit AMX i. V. z. Ice Lake SP gar den doppelten Durchsatz verspricht (und das auch noch im Vergleich zu dem deutlichen Durchsatzplus, das Intel hier i. V. z. Zen eh schon mit seiner AVX-512-Einheit und bspw. VNNI/DLBoost hat).

*) Zudem, angesichts der Tatsache, dass Intel bereits bei Ice Lake SP im XCC 40 Kerne auf einen monolithischen Die bringt, sollten 20 Kerne für ein Sapphire Rapids SP Tile kein übermäßiges Problem darstellen und selbst einen guten Yield ermöglichen. (Dagegen für den Platinum 8380 wird Intel sicherlich recht lange Dies gesammelt haben ;-))
 
Zuletzt bearbeitet:

PCGH_Torsten

Redaktion
Teammitglied
Dieser Leak zeigt doch nach allgemeiner Lesart sogar nur 15 Kerne pro Tile. (Zwei Doppelreihen je 4 hoch + DRAM oben drauf, wobei die rechteste aber in der zweiten Position von oben eine abweichende Struktur zeigt. Ein Controller für benachbarte PHYs, ich tippe auf PCI-E, wäre naheliegend.)
Entsprechend ergeben sich 60 Kerne als Maximalausbau und vorerst erwartet werden vielen Gerüchten zu Folge 56 für die teuerste SKU. Das wäre pro Takt vermutlich immer noch mehr Rechenleistung als Milan, aber nicht unbedingt viel und bislang spricht nichts dafür, dass Intel bei gleicher TDP höher takten kann. (spezifsche SIMDs außen vor)

Zum Aufbau: Der des ohne-HBM-Package ist mittelerweile ziemlich sicher und beinhaltet nur gleichrangige Chips, also wird definitiv jeder Tile eine eigenständige CPU. Vergleiche Zepplin/Threadripper, nur eine Klasse drüber und in Sachen Verbindungstechnik zwei Lichtjahre moderner.
 

gerX7a

BIOS-Overclocker(in)
Ich hatte bisher nur die recht grobe Aufnahme von THW gesehen und die kolportierten bis zu 20 Kerne erst mal als gegeben übernommen.
Mittlerweile habe ich jedoch auch einen echten Die-Shot gefunden, wobei jedoch unklar ist, ob man mit der Freuenzverschiebung den oberen Bereich richtig erkennen kann. Dabei könnte es sich um PCIe/QPI handeln, könnten aber auch Kerne sein, denn die Strukturen ähneln sich schon sehr.
15 Kerne werden es somit aber mindestens sein und damit 60 physische Kerne pro CPU. Bei der kleineren Chipgröße könnten die auch durchaus alle im Topmodell freigeschaltet sein, denn Intel konnte ja schon den monolithischen 40-Kern-ICL entsprechend rausbringen, auch wenn hier bei dem deutlich größeren Chip zweifellos etwas länger "gesammelt" werden musste. Insofern würde ich annehmen, dass Intel hier keine Probleme haben wird mit Milan mindestens gleichzuziehen. *)
Wie sie das takttechnisch ausbalancieren können mit kolportierten 350 W wird man abwarten müssen. Hier ist ja immer noch die Frage bzgl. der Prozessgüte mit der weiteren Iterationsstufe offen. Vielleicht wird man aber auch alleine schon deshalb von einem echten Vollausbau Abstand nehmen, weil das vom Power Budget möglicherweise gar nicht hinkommt?

*) Mit AVX-512 und den diversen Erweiterungen die bei HPC und AI deutlich öfters genutzt werden können, wird man Milan gar hinter sich lassen können, bei AI-Workloads gar zweifellos deutlich. (Hinzu kommt auch schon bei ICL, dass man das Frequenzverhalten bei AVX mit 256 und 512 Bit deutlich optimieren/verbessern konnte.)
Bereits ICL zeigte eine recht gute Score/GHz/Core-Leistung in der SPEC2017 im Vergleich zu Milan und Golden Cove soll gar noch signifikant ggü. Sunny Cove zulegen. Vermutlich würde selbst ein 56-Kerner mit Milan's 64-Kerner konkurrieren können (in regulären Workloads).

Wie schon zuvor des Öfteren vermutet hängt hier bewertungstechnisch weiterhin vieles an ihrem Fertigungsprozess und letzten Endes scheint es immer noch AMDs Glück zu sein, dass Intel hier vermutlich auch weiterhin mit angezogener Handbremse unterwegs ist. Man darf gespannt sein, wie sich die Situation in 2023 darstellt, wenn der Prozess aus den Vergleichskriterien weitestgehend herausgekürzt werden kann.
 

gaussmath

Lötkolbengott/-göttin
Die 20 Kern pro Tile Theorie scheint ziemlich realistisch zu sein. Aber 75MB L3 Cache? Das sind 3.75MB pro Kern.

 

PCGH_Torsten

Redaktion
Teammitglied
? Wieso erhärten 20 Kerne für eine komplette CPU aus mindestens zwei, vermutlich aber 4 Tiles, die These, dass jede Kachel 20 Kerne enthält? Das Ding muss massiv deaktiviert sein, was auch gut zu der erwarteten primären Belieferung von Großkunden mit Sondernwünschen passt. Da Intel insbesondere für diese immer SKUs angeboten hat, bei denen die Zahl der aktiven Cache-Slices über der der aktiven Kerne lag, würde ich auch auf das komische L3-Kern-Verhältnis nicht alzu viel geben. Da könnte alles mögliche von eben 3,75 MiB bis runter auf 1,25 MiB pro physisch vorhandenen Kern vorliegen, wobei ich beide Extreme für unwahrscheinlich halte.
 

gaussmath

Lötkolbengott/-göttin
Wieso erhärten 20 Kerne für eine komplette CPU aus mindestens zwei, vermutlich aber 4 Tiles, die These, dass jede Kachel 20 Kerne enthält?
Weil dort steht 1x75MB Cache. Man kann unterschiedliche Domains standarmäßig über CPUID/MSR auslesen.

Im Vergleich dazu ein 5950X mit 2 x 32MB L3 Cache. Oder ein 2990WX mit 8x8MB L3 Cache. 4 Dies mit je 2 CCX, also insgesamt 8 Domains.
 
Zuletzt bearbeitet:

PCGH_Torsten

Redaktion
Teammitglied
Wie oben schon geschrieben: Eine flache Verwaltung ist bei Sapphire Rapids recht wahrscheinlich. 75 MiB L3 + 20× 2 MiB L2 pro Tile sind dagegen rein vom Flächenbedarf her beinahe ausgeschlossen. Zusammen mit den größeren Kernen, extra Controller für HBM und einem in dem Fall komplexeren, logische Unterteilungen erfordernden Tile-Tile-Interface würde sonst jede Kachel beinahe so groß wie ein Ice-Lake-SP-XCC, dem widersprechen aber die Fotos von Sapphire Rapids.
 

gaussmath

Lötkolbengott/-göttin
Wie oben schon geschrieben: Eine flache Verwaltung ist bei Sapphire Rapids recht wahrscheinlich.
Dann nehmen sie halt optimierte Libraries für den L3 Cache. Eine Modulbaueweise fordert seinen Tribut bezogen auf die Latenzen. Sie werden bestimmt nicht bei den 2MB L3 Cache pro Kern bleiben, wo AMD bereits bei 4MB pro Kern ist. Aber die 75MB sind halt tatsächlich komisch.
 

gerX7a

BIOS-Overclocker(in)
Das Hauptproblem bei der Bewertung ist ja immer noch, dass man nicht weiß, wie sich das gesamte Portfolio zusammensetzt. Das im Geekbench Dargestellte wird zweifellos ein echter Xeon und kein W oder X gewesen sein, denn letztere werden absehbar auf 1S-Systeme beschränkt bleiben.
Bisher hat man lediglich ein ES gesehen, das aus vier Tiles bestand. Intel fertigte bisher jedoch immer eine Vielzahl unterschiedlicher Dies pro CPU-Generation, d. h. es wäre denkbar, dass es noch ein anderes Tile gibt **), das für die Kombination von nur zwei Tiles pro CPU vorgesehen ist und dementsprechend bspw. die doppelte Zahl an PCIe- und DDR5-Controllern pro Tile enthält.
Maximal 20 vollständige Kerne erscheinen mit einem Blick auf das Die-Shot in dem bekannten Tile nicht wahrscheinlich, eher 15 - 18 Kerne. Und gäbe es dieses von mir spekulierte Zweit-Tile für Dual-Die-CPUs nicht, würde das hier bedeuten, dass sich die 20 Kerne auf 4 Tiles verteilen, also nur 5 aktive Kerne pro Tile, was auch bzgl. des L3 viel Spielraum lässt, zumal auch hier unklar ist, ob ein Teil des L3 in einem Viererchip deaktiviert ist, d. h. man weiß noch nicht einmal ob die 75 MiB den Vollausbau darstellen und wenn doch, dann wovon? Von einer 4-Tile- oder von einer 2-Tile-Variante? (Wenn das 1x75 MiB korrekt ausgelesen wurde.)
Selbst wenn man aktuell nur ein 15-Kern-Tile annimmt, wäre es bei einer zwanghaften Viererkombination für Intel problematisch kleinere Xeon's damit anzubieten, weil man viel zu viel (pro Tile) abschalten müsste. Ich halte es daher für recht wahrscheinlich, dass es noch ein angepasstes Tile mit mehr I/O-Logik und dafür weniger Kernen gibt, vielleicht nur 10 Kernen?

Viele Fragezeichen ... ;-)

*) Der einzige plausible Grund, der gegen ein zweites Tile sprechen könnte, wäre, dass Intel gar nicht vor hat zu kleine Xeon's auf Basis von Sapphire Rapids SP herauszubringen, was aktuell ebensowenig ausgeschlossen werden kann, da Intel bisher von einer parallelen Fortführung der aktuellsten letzten beiden Xeon-Generationen spricht. Vielleicht wird Sapphire Rapids nur auf große Server-CPUs abzielen? Die W's und X'e könnte man dann mit dem einen Tile dennoch realisieren, indem man der Workstation/HEDT-Plattform (letzten Endes die gleiche Plattform) die Speicherkanäle und PCIe-Lanes zurechtstuzt. (Bspw. 8-Kern-CPUs wären damit aber dennoch eine "Verschwendung" und von 8-Kern-Servern gar nicht zu reden ;-))

**) Mit einem, zusätzlichen, zweiten Tile wäre Intel hier dennoch effizienter unterwegs als in der Vergangenheit, wo es beim Xeon immer mindestens drei separate Dies gab.

***) Interessant aber, wenn korrekt ausgelesen: Der L1 gleicht Willow Cove in der Größe, der L2 wurde noch ein weiteres Mal beträchtlich vergrößert, hier nun 2,0 MiB anstatt 1,25 MiB wie bei Willow Cove. Abzuwarten bleibt jedoch ob das eine serverspezifische Erweiterung ist oder ob das eine generelle Eigenschaft von Golden Cove ist.

****) Ergäneznd zur L3-Größe des Golden Cove in Sapphire Rapids:
Wenn die Größenverhältnisse zwischen L1I, L2 und L3 gleich bleiben und sich am L3-Aufbau in 10nm ESF nichts realtiv dazu verändert hat, sollte ein Golden Cove Kern hier vermutlich 2,25 bis 2,50 MiB L3 umfassen. Der flächentechnisch und verhältnismäßig errechnete Wert liegt leider genau dazwischen bei etwa 2,35 MiB, vielleicht ist der aber wirklich derart ähnlich "krum"? (Cooper Lake verwendet bspw. 1,375 MiB, Ice Lake 1,50 MiB.)
 
Zuletzt bearbeitet:

PCGH_Torsten

Redaktion
Teammitglied
Stark deaktivierte Chips sind bei Xeons keine Seltenheit. Es gibt mehrere 8-Kern-XCCler und wenn ich mich richtig erinnere, dass der CSL-HCC nicht die maximale UPI-Zahl/8-Wege-Unterstützung bietet, müsste sogar der 8256-Quadcore auf dem vollen 28er Silizium basieren. Da kennt Intel gar nichts. Umgekehrt würde die Fertigung von zwei (oder mehr) verschiedenen Chips für zwei Märkte kaum noch Vorteile gegenüber zwei monolithischen Designs bieten, würde sich also nur lohnen, wenn man die MCM-Nachteile im Betrieb auf Null reduziert. (Der Mehraufwand bei Entwickung und Fertigung ist unvermeidbar.)

Plausibler, auch von der Markt-Nachfrage her, finde ich ein einzelnes Kachel-Design, dass als Pärchen auf einer getrennten Plattform mit Quad-Channel und 40 Lanes (was mit DDR5, PCI-E 5.0 und HBM immer noch weit mehr Transferrate alles alles bislang von Intel angebotene bedeutet) den Markt für 10-30 Kerne (Schwerpunkt 16-24) bedient, ggf. auch als Dual-CPU, und in der bereits gezeigten 4er-Config die bekannten Specs liefert. Letztere wäre dann von 24 bis zu den erwarteten 56 Kernen (max. 60) ökonomisch.

Sollte Intel wirklich Dual-Chip-80-Laner bauen wollen, könnte ich mir noch am ehesten reine Controller-Kacheln vorstellen, gegebenenfalls in gröberer Fertigung wenn sich die DDR5- und PCI-E-5.0-Entwürfe leicht skalieren lassen), aber keine zweite CPU-Produktionslinie.
 

gerX7a

BIOS-Overclocker(in)
Bezüglich dem Platinum 8256 erscheint das plausibel (basierend auf einem XCC, 3 UPI-Links, hat aber dennoch nur 16,5 MiB L3), aber das kann sich Intel auch problemlos leisten, denn das ist kein 4-Kerner für den Massenmarkt. Die CPU listet Intel bereits mit über 7000 US$ und deren Verwendug macht auch ausschließlich Sinn in einem 8-Wege-System. ;-)
Darüber hinaus, wie gesagt, ein LCC, HCC (früher auch MCC) und XCC fertigt Intel per se schon seit langem. Die Zahl jetzt auf bspw. zwei Tiles (Dies) zu reduzieren wäre immer noch ein Effizienzzugewinn für sie. Die Frage ist, ob sie so was überhaupt brauchen, denn wenn sie bspw. mit Sapphire Rapids SP am Ende nur das HighEnd bedienen wollen und dementsprechend auch entsprechende Preise ausheben können, kann es ihnen quasi egal sein, wie viel sie hier abschalten (müssen).
Und du hast recht, alternativ wäre auch eine Art I/O-Extender-Chip als Ergänzung denkbar. Man könnte zwei Tiles nehmen, einen I/O-Chip hinzupacken, der das fehlenden DRAM- und PCIe-PHY beisteuert und den vierten Kachelplatz mit Dummy-Silizium belegen für die physische Stabilität (oder den Platz drumherum, wenn dieser Chip mittig platziert werden sollte).
... noch mehr Fragezeichen. :-D

*) Der 8256 demonstriert aber auch die flexible Abschaltmöglichkeit der diversen L3-Slices sehr schön. Cascade Lake hat 1,375 MiB pro Kern. Im 8256 werden offensichtlich vier L3-Slices pro aktivem Kern aktiviert belassen, sodass hier die gesamten 16,5 MiB L3 zustande kommen.
 
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