Bezüglich dem Platinum 8256 erscheint das plausibel (basierend auf einem XCC, 3 UPI-Links, hat aber dennoch nur 16,5 MiB L3), aber das kann sich Intel auch problemlos leisten, denn das ist kein 4-Kerner für den Massenmarkt. Die CPU listet Intel bereits mit über 7000 US$ und deren Verwendug macht auch ausschließlich Sinn in einem 8-Wege-System. 
Darüber hinaus, wie gesagt, ein LCC, HCC (früher auch MCC) und XCC fertigt Intel per se schon seit langem. Die Zahl jetzt auf bspw. zwei Tiles (Dies) zu reduzieren wäre immer noch ein Effizienzzugewinn für sie. Die Frage ist, ob sie so was überhaupt brauchen, denn wenn sie bspw. mit Sapphire Rapids SP am Ende nur das HighEnd bedienen wollen und dementsprechend auch entsprechende Preise ausheben können, kann es ihnen quasi egal sein, wie viel sie hier abschalten (müssen).
Und du hast recht, alternativ wäre auch eine Art I/O-Extender-Chip als Ergänzung denkbar. Man könnte zwei Tiles nehmen, einen I/O-Chip hinzupacken, der das fehlenden DRAM- und PCIe-PHY beisteuert und den vierten Kachelplatz mit Dummy-Silizium belegen für die physische Stabilität (oder den Platz drumherum, wenn dieser Chip mittig platziert werden sollte).
... noch mehr Fragezeichen.
*) Der 8256 demonstriert aber auch die flexible Abschaltmöglichkeit der diversen L3-Slices sehr schön. Cascade Lake hat 1,375 MiB pro Kern. Im 8256 werden offensichtlich vier L3-Slices pro aktivem Kern aktiviert belassen, sodass hier die gesamten 16,5 MiB L3 zustande kommen.
Darüber hinaus, wie gesagt, ein LCC, HCC (früher auch MCC) und XCC fertigt Intel per se schon seit langem. Die Zahl jetzt auf bspw. zwei Tiles (Dies) zu reduzieren wäre immer noch ein Effizienzzugewinn für sie. Die Frage ist, ob sie so was überhaupt brauchen, denn wenn sie bspw. mit Sapphire Rapids SP am Ende nur das HighEnd bedienen wollen und dementsprechend auch entsprechende Preise ausheben können, kann es ihnen quasi egal sein, wie viel sie hier abschalten (müssen).
Und du hast recht, alternativ wäre auch eine Art I/O-Extender-Chip als Ergänzung denkbar. Man könnte zwei Tiles nehmen, einen I/O-Chip hinzupacken, der das fehlenden DRAM- und PCIe-PHY beisteuert und den vierten Kachelplatz mit Dummy-Silizium belegen für die physische Stabilität (oder den Platz drumherum, wenn dieser Chip mittig platziert werden sollte).
... noch mehr Fragezeichen.
*) Der 8256 demonstriert aber auch die flexible Abschaltmöglichkeit der diversen L3-Slices sehr schön. Cascade Lake hat 1,375 MiB pro Kern. Im 8256 werden offensichtlich vier L3-Slices pro aktivem Kern aktiviert belassen, sodass hier die gesamten 16,5 MiB L3 zustande kommen.
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