1TB/s erreichte vor Jahren schon eine Radeon 7... Gesamt
Ist hier pro Chip oder pro Stack gemeint? Pro Pin wäre übertrieben.
Pro HBM3-Stack ... die stacked Chips der Radeon VII erreichten gerade mal 256 GB/s (rd. 2 Gbps, wenn man SI-Präfixe verwendet)
Der Artiekl hat es leider nicht übernommen, Rambus spricht hier von bis zu 8,4 Gbps (das ist die Pro-Pin-Geschwindigkeit).
Bis HBM3 in Consumer-Produkten adaptiert wird, wird vermutlich aber noch eine halbe Ewigkeit vergehen, was einmal mehr den Kosten zuzuschreiben sein dürfte. Zuerst wird man HBM2(E)-Implementationen zu sehen bekommen.
Im Datacenter dagegen ist das ein anderes Thema, aber auch hier implementiert man vergleichsweise konservativ und kostensensitiv, insbesondere, wenn man mehrere Stacks für einen hohe Kapazität benötigt, da man damit automatisch viel Bandbreite erhält. nVidia's A100 arbeitet bspw. gerade mal mit 2,4 Gbps-Chips.
@Tolotos66: Mit Blick auf die HBM-Adaption gab es nichts aus Sicht der Spieleentwickler zu adaptieren, erst recht nicht in Verbindung mit HBCC. Sowohl GDDR als auch HBM sind um mehrere Größenordnungen schneller, sodass es keinen Unterschied macht und auf der anderen Seite sind unverändernd limitierend die geringe Bandbreite über den PEG und über das DRAM.
Treibender Faktor sind hier schlicht die Kosten und die Flexibilität, die man mit einem HBM-Design verliert, denn hier ist man gezwugen den Speicher und die GPU auf einem Interposer vorab zu verheiraten. Flexible Speicherausstattungen und SI-Breiten sowie runtergestrippte Chips lassen sich damit nur weitaus aufwändiger realisieren. Hinzu kommt zum Kostenpunkt (wobei das indirekt darauf einzahlt), dass HBM lange Zeit in wesentlich geringerem Umfang produziert wurde. Mittlerweile dürfte sich letztere Situation gebessert haben, nun aber konkurriert man hier mit HighEnd-Datacenterprodukten mit hohen Margen, die es preissensitiven Consumer-Produkten weiterhin schwer machen die Technik wirtschaftlich sinnvoll zu adaptieren. Und offenbar gedenken weder AMD, Intel noch nVidia mit ihren kommenden Gens daran an diesem Umstand etwas zu ändern (trotz der offensichtlichen technischen Vorteile von HBM), denn alle Designs werden (soweit man das jetzt sagen kann) weiterhin auf GDDR6 basieren.
Wenn du mit dem DDR5 RAM unbedingt deine Bude heizen willst, nur zu.
Was sollte das spezifisch mit DDR5 zu tun haben? Du meinst etwa das geht nicht mit OC-DDR4-Modulen, die einige Hersteller schon standardmäßig auf 1,6 V hochpeitschen?
Naja, wenn Nvidia eins gezeigt hat mit der 3090, dann daß der GDDR eh im sterben liegt.
Warum haben sie das? Wenn dann könnte man in der gleichen Art und Weise argumentieren, dass AMD doch gezeigt hat, dass man den Lebenszyklus von GDDR6 noch problemlos und deutlich verlängern könnte durch die Implementation eines größeren Caches. Am Ende ist das ein simples Aufwiegen. Wie viel kostet mich die pauschal aufzuwendende Siliziumfläche auf dem Wafer pro Chip für einen deutlich größeren Cache und wie viel würden mich mehr GDDR6-PHYs und Controller und Chips oder alternativ wie viel würden mich HBM2-PHY, Controller, Chips und der Interposer kosten?
Mit dem Schritt zu einem neueren Node, in dem sich große Caches auch mit weniger Fläche realisieren lassen, steigt die Wahrscheinlichkeit für Lösung 1. Beispielsweise nVidia wird Lovelace vermutlich eher nicht mit einem 512 Bit-SI bringen, sondern bestenfalls bei 384 Bit bleiben. braucht man mehr Bandbreite (was absehbar ist) kann die zum einen Micron mittels verbesserte GDDR6-OC-Chips bereitstellen (die Speicherhersteller beginnen gerade auf EUV umzustellen) und nVidia kann andererseits den L2$ vergrößern oder könnte ebenso leicht einen L3$ einfügen.
Bei AMD geht man bei RDNA3 grundsätzlich davon aus, dass die bei ihrem vergrößerten L3$ bleiben werden. Lösung 3 (HBM) scheint zumindest für die NextGen weiterhin kein Thema zu sein (und wenn dann dürfte man wohl hier am ehesten eine Adpation bei nVidia erwarten [im größten Chip], weil die den Markt und die Absatzmöglichkeiten dafür am ehesten haben).
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Natürlich RT ausgenommen.
