CES 2019: AMD stimmt auf das "nächste Kapitel im High-Performance-Computing" ein
- Ersteller PCGH-Redaktion
- Erstellt am
boedefelt
PC-Selbstbauer(in)
AW: CES 2019: AMD stimmt auf das "nächste Kapitel im High-Performance-Computing" ein
Aha du findest es also besser Offtopic mit Spam zu begegnen, als einfach eine der Zuständigen Personen anzuschreiben?
Euch haterboys ist auch nichts zu blöd.
Aha du findest es also besser Offtopic mit Spam zu begegnen, als einfach eine der Zuständigen Personen anzuschreiben?
Euch haterboys ist auch nichts zu blöd.
DKK007
PCGH-Community-Veteran(in)
AW: CES 2019: AMD stimmt auf das "nächste Kapitel im High-Performance-Computing" ein
Wobei Ryzen1 schon 512 MiB L2 pro Kern hat. Da wären 1 MiB pro Kern schon recht viel. Denn schließlich müssen die auch irgendwie angebunden werden.
Nicht umsonst hat man mehrere Stufen Cache.
Quelle? Oder Vermutung?
Zumindest die TDP würde schon mal nicht dagegen sprechen den 12 Kerner auf den aktuellen Boards laufen zu lassen und für die 16 Kerner wurde schon gesagt, dass die neuen Boards nötig sind.
Bei Rome wird der L3 Cache pro Kern verdoppelt, passt also, das es auch den L2 chache trifft dachte ich schon. Aber das werden 12MB L2 sein nicht 16MB, bei 16 Kernen.
Hoffentlich doppeln sie auch den L1
Wobei Ryzen1 schon 512 MiB L2 pro Kern hat. Da wären 1 MiB pro Kern schon recht viel. Denn schließlich müssen die auch irgendwie angebunden werden.
Nicht umsonst hat man mehrere Stufen Cache.
Quelle? Oder Vermutung?
Zumindest die TDP würde schon mal nicht dagegen sprechen den 12 Kerner auf den aktuellen Boards laufen zu lassen und für die 16 Kerner wurde schon gesagt, dass die neuen Boards nötig sind.
http://www.pcgameshardware.de/AMD-Zen-Architektur-261795/News/Ryzen-9-3800X-16-Kerne-CES-2019-Spezifikationen-Navi-1270690/ schrieb:
AfFelix
Freizeitschrauber(in)
AW: CES 2019: AMD stimmt auf das "nächste Kapitel im High-Performance-Computing" ein
512MiB L2 wäre schön
Nun ja ich gehe vom IO Die aus, gleicher Aufbau wie bei Epyc halt nur mit einem 7nm Die. 64MB L3 Cache also 4MB pro Kern (natürlich shared) wobei dieser im IO Die sitzt und somit schlechter performen wird ?eher so Richtung L4 von broadwell.
Auch wenn die Hitrate nicht erheblich ansteigt :Ka: dürfte der große L2 da doch helfen.
Zumal sie ja eh alles verdoppeln von Avx zu Avx2, Kerne L3 Cache, warum dann nicht gleich auch den ganzen Rest
512MiB L2 wäre schön
Nun ja ich gehe vom IO Die aus, gleicher Aufbau wie bei Epyc halt nur mit einem 7nm Die. 64MB L3 Cache also 4MB pro Kern (natürlich shared) wobei dieser im IO Die sitzt und somit schlechter performen wird ?eher so Richtung L4 von broadwell.
Auch wenn die Hitrate nicht erheblich ansteigt :Ka: dürfte der große L2 da doch helfen.
Zumal sie ja eh alles verdoppeln von Avx zu Avx2, Kerne L3 Cache, warum dann nicht gleich auch den ganzen Rest
saphira33
Software-Overclocker(in)
AW: CES 2019: AMD stimmt auf das "nächste Kapitel im High-Performance-Computing" ein
Die Auflösung 3440*1440 liegt pixellastmässig unter 4k und zwar noch ein gutes Stück. Das benötigt ca 33% weniger Leistung als 4k. Da sollte es schon möglich sein zumindest stabile 60 Fps hin zu kriegen. Meine ist ja auch noch auf 2.1 Ghz übertaktet bei den ganz hungrigen Spielen.
Edit: Das sind 4953600 vs 8294400 Pixel. Also sogar fast nur die Hälfte.
Die Auflösung 3440*1440 liegt pixellastmässig unter 4k und zwar noch ein gutes Stück. Das benötigt ca 33% weniger Leistung als 4k. Da sollte es schon möglich sein zumindest stabile 60 Fps hin zu kriegen. Meine ist ja auch noch auf 2.1 Ghz übertaktet bei den ganz hungrigen Spielen.
Edit: Das sind 4953600 vs 8294400 Pixel. Also sogar fast nur die Hälfte.
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DKK007
PCGH-Community-Veteran(in)
AW: CES 2019: AMD stimmt auf das "nächste Kapitel im High-Performance-Computing" ein
Wobei die AM4 CPUs wohl keinen I/O-DIE haben sollen.
512MiB L2 wäre schön
Nun ja ich gehe vom IO Die aus, gleicher Aufbau wie bei Epyc halt nur mit einem 7nm Die. 64MB L3 Cache also 4MB pro Kern (natürlich shared) wobei dieser im IO Die sitzt und somit schlechter performen wird ?eher so Richtung L4 von broadwell.
Auch wenn die Hitrate nicht erheblich ansteigt :Ka: dürfte der große L2 da doch helfen.
Zumal sie ja eh alles verdoppeln von Avx zu Avx2, Kerne L3 Cache, warum dann nicht gleich auch den ganzen Rest
Wobei die AM4 CPUs wohl keinen I/O-DIE haben sollen.
DKK007
PCGH-Community-Veteran(in)
AW: CES 2019: AMD stimmt auf das "nächste Kapitel im High-Performance-Computing" ein
Ich hab gerade noch eine weitere Grafik zum Entschlüsseln der Zen2-Codenamen gefunden. Wie man sieht, hat sich dort einiges geändert.
12코어 데스크톱용 라이젠 포착 | 정치유머 게시판 | 루리웹
"H2" würde demzufolge für Matisse, also die Zen2 Desktop-CPUs, stehen.
Edit:
1D1212BGMCWH2
1 - ES0
D - Desktop
BG - 105W
M - AM4
C - 12 core
W - ?
H2 - Matisse
Ich hab gerade noch eine weitere Grafik zum Entschlüsseln der Zen2-Codenamen gefunden. Wie man sieht, hat sich dort einiges geändert.
12코어 데스크톱용 라이젠 포착 | 정치유머 게시판 | 루리웹
"H2" würde demzufolge für Matisse, also die Zen2 Desktop-CPUs, stehen.
Edit:
1D1212BGMCWH2
1 - ES0
D - Desktop
BG - 105W
M - AM4
C - 12 core
W - ?
H2 - Matisse
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V
Verak
Guest
AW: CES 2019: AMD stimmt auf das "nächste Kapitel im High-Performance-Computing" ein
Müsste der R7 3700x sein mit bis zu 5GHz Turbotakt.
Müsste der R7 3700x sein mit bis zu 5GHz Turbotakt.
G
gaussmath
Guest
AW: CES 2019: AMD stimmt auf das "nächste Kapitel im High-Performance-Computing" ein
Dann hätte der 3700X ja nur 3 CCX Module. Ist es nicht wahrscheinlicher, dass es 4 teilaktive CCX Module geben wird?
Dann hätte der 3700X ja nur 3 CCX Module. Ist es nicht wahrscheinlicher, dass es 4 teilaktive CCX Module geben wird?
G
gaussmath
Guest
AW: CES 2019: AMD stimmt auf das "nächste Kapitel im High-Performance-Computing" ein
Ja ok, ich bin jetzt implizit davon ausgegangen, dass die Ryzen keinen I/O-Die bekommen.
Ja ok, ich bin jetzt implizit davon ausgegangen, dass die Ryzen keinen I/O-Die bekommen.
Lamaan
Software-Overclocker(in)
AW: CES 2019: AMD stimmt auf das "nächste Kapitel im High-Performance-Computing" ein
Also ich hoffe ja, dass Amd 2 Designs aufgesetzt hat. Einmal mit integriertem IO und einmal ohne.
Dann könnten die kleinen bis 8 Kerne ohne separaten Chip kommen und ab 12 dann mit IO Chip und da Latenzen auf dem Die ja noch keine Rolle Dpielen und der alte IF schon sehr viel Energie konsumiert hat, könnten Sie den Übertragungsnachteil mit höherer Spannung in dem Bereich der Kontakte ( ist ja heute alles punktgenau mit Spannung versorgt) ausgleichen und do immer noch sehr schnell sein.
Wäre mir lieber als der IF mit dem ganzen overhead der kommunizierenden IOS. Besser wenn das zentral geregelt wird.
Grüße
Also ich hoffe ja, dass Amd 2 Designs aufgesetzt hat. Einmal mit integriertem IO und einmal ohne.
Dann könnten die kleinen bis 8 Kerne ohne separaten Chip kommen und ab 12 dann mit IO Chip und da Latenzen auf dem Die ja noch keine Rolle Dpielen und der alte IF schon sehr viel Energie konsumiert hat, könnten Sie den Übertragungsnachteil mit höherer Spannung in dem Bereich der Kontakte ( ist ja heute alles punktgenau mit Spannung versorgt) ausgleichen und do immer noch sehr schnell sein.
Wäre mir lieber als der IF mit dem ganzen overhead der kommunizierenden IOS. Besser wenn das zentral geregelt wird.
Grüße
G
gaussmath
Guest
AW: CES 2019: AMD stimmt auf das "nächste Kapitel im High-Performance-Computing" ein
Irgendwann ist auch mal Schluss mit der All in One Sparmaske. AMD wird ja mehr Geld verdienen. Es werden mind. 3 Masken für Zen 2, vielleicht sogar 4.
Irgendwann ist auch mal Schluss mit der All in One Sparmaske. AMD wird ja mehr Geld verdienen. Es werden mind. 3 Masken für Zen 2, vielleicht sogar 4.
G
gaussmath
Guest
AW: CES 2019: AMD stimmt auf das "nächste Kapitel im High-Performance-Computing" ein
Mind 3:
1. Die ohne IO
2. IO-die
3. Die mit IO
Letzteres in zwei Varianten für 8 und mehr als 8 Kerne?!
Mind 3:
1. Die ohne IO
2. IO-die
3. Die mit IO
Letzteres in zwei Varianten für 8 und mehr als 8 Kerne?!
G
gaussmath
Guest
AW: CES 2019: AMD stimmt auf das "nächste Kapitel im High-Performance-Computing" ein
So klein ist der gar nicht. AMD braucht halt ne eigene Maske für das Ding.
Billiger wäre es, wenn sie einen kleinen IO-Die zusammen mit den 7nm Chiplets verwenden würden für Ryzen. Aber dann wären die Latenzen mies.
So klein ist der gar nicht. AMD braucht halt ne eigene Maske für das Ding.
Billiger wäre es, wenn sie einen kleinen IO-Die zusammen mit den 7nm Chiplets verwenden würden für Ryzen. Aber dann wären die Latenzen mies.
G
gaussmath
Guest
AW: CES 2019: AMD stimmt auf das "nächste Kapitel im High-Performance-Computing" ein
Theoretisch ginge das auch, aber das wäre wieder so ne Krüppelarichtektur wie bei den WX Threadrippern.
Theoretisch ginge das auch, aber das wäre wieder so ne Krüppelarichtektur wie bei den WX Threadrippern.
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