Skysnake
Lötkolbengott/-göttin
AMD verrät Fähigkeiten der Flex-FPU Update: HT Link mit deutlich mehr Bandbreite
Update:
In dem unten genannten Dokument habe ich inzwischen noch eine interessante Angabe zum HT-Link (über den der Chipsatz angebunden wird) gefunden. Laut aktuellen AMD Dokumenten hat der Phenom II folgende HT-Spezifikation:
Kurz um, pro Richtung sind mit dem Phenom II maximal 8,8 GB/s möglich. Zu BD ist nun aber folgendes zu finden:
Orginalnews:
Der User Camann XT hat mich auf einen Leitfaden für Software-Entwickler gestoßen, der die kommenden Bulldozer CPUs behandelt.
Nach kurzer Suche konnte ich mit diesem Dokument dann auch die schon seit langem ungeklärte Fragen lösen, wie viele Takte die Flex-FPU braucht, um die Zuteilung zu einem Integerkern zu wechseln. Laut Angaben AMDs kann in JEDEM! Takt die Zuteilung zu einem Integerkern neu erfolgen. Der prognostizierte Optimalfall ist damit eingetreten. Gerade die für Spieler wichtige Single Percision Leistung könnte damit einen deutlich Schub erhalten, da somit ein Kern immer gleich 4 SP-FP-Operationen gleichzeitig durchführen kann, wenn der andere Kern diese gerade nicht benötigt. Die Chancen einen deutlichen Leistungssprung bei Spielen im Vergleich zu den aktuellen Phenom II zu erreichen sind damit deutlich gestiegen.
In nächster Zeit werde ich mir wohl auch den Rest des Dokuments zu Gemühte führen. Falls es noch weitere spannende Informationen gibt, werde ich diese hier posten.
Quelle: http://support.amd.com/us/Processor_TechDocs/47414.pdf
Update:
In dem unten genannten Dokument habe ich inzwischen noch eine interessante Angabe zum HT-Link (über den der Chipsatz angebunden wird) gefunden. Laut aktuellen AMD Dokumenten hat der Phenom II folgende HT-Spezifikation:
HyperTransport™ Technology to I/O Devices
• HyperTransport 1 and HyperTransport 3 technology supported
• One (1) link, 16-bits in each direction, supporting up to 2000 MT/s (4.0 GB/s) in each direction in
HyperTransport Generation 1.0 mode and 4400 MT/s (8.8 GB/s) in each direction in HyperTransport
Generation 3.0 mode.
Quelle: http://support.amd.com/us/Processor_TechDocs/46878.pdf
Kurz um, pro Richtung sind mit dem Phenom II maximal 8,8 GB/s möglich. Zu BD ist nun aber folgendes zu finden:
Mit der gleichen Linkbreite von 16-bit sind somit nun 12,8 GB/s möglich, was einer Steigerung von 45% entspricht im Vergleich zu den Phenom II Prozessoren. Hiermit sollte es nochmals leichter fallen hohe Bandbreiten für die Gleichzeitige Nutzung von USB3.0 SataIII etc. bereit zu stellen.In addition to supporting previous HyperTransport interfaces, AMD Family 15h processors support a
newer version of the HyperTransport standard: HyperTransport3. HyperTransport3 increases the
aggregate link bandwidth to a maximum of 25.6 Gbyte/s (16-bit link). HyperTransport3 also adds
HyperTransport Retry which improves RAS by allowing detection and retransmission of packets
corrupted in transit.
Orginalnews:
Der User Camann XT hat mich auf einen Leitfaden für Software-Entwickler gestoßen, der die kommenden Bulldozer CPUs behandelt.
Nach kurzer Suche konnte ich mit diesem Dokument dann auch die schon seit langem ungeklärte Fragen lösen, wie viele Takte die Flex-FPU braucht, um die Zuteilung zu einem Integerkern zu wechseln. Laut Angaben AMDs kann in JEDEM! Takt die Zuteilung zu einem Integerkern neu erfolgen. Der prognostizierte Optimalfall ist damit eingetreten. Gerade die für Spieler wichtige Single Percision Leistung könnte damit einen deutlich Schub erhalten, da somit ein Kern immer gleich 4 SP-FP-Operationen gleichzeitig durchführen kann, wenn der andere Kern diese gerade nicht benötigt. Die Chancen einen deutlichen Leistungssprung bei Spielen im Vergleich zu den aktuellen Phenom II zu erreichen sind damit deutlich gestiegen.
Den wichtigen Teil, auf den ich meine Aussage stütze habe ich farblich markiert.FPU Features Summary and Specifications:
• The FPU can receive up to four ops per cycle. These ops can only be from one thread, but the
thread may change every cycle. Likewise the FPU is four wide, capable of issue, execution and
completion of four ops each cycle. Once received by the FPU, ops from multiple threads can be
executed.
• Within the FPU, up to two loads per cycle can be accepted, possibly from different threads.
• There are four logical pipes: two FMAC and two packed integer. For example, two 128-bit
FMAC and two 128-bit integer ALU ops can be issued and executed per cycle.
• Two 128-bit FMAC units. Each FMAC supports four single precision or two double-precision
ops.
• FADDs and FMULs are implemented within the FMAC’s.
• x87 FADDs and FMULs are also handled by the FMAC.
• Each FMAC contains a variable latency divide/square root machine.
• Only 1 256-bit operation can issue per cycle, however an extra cycle can be incurred as in the case
of a FastPath Double if both micro ops cannot issue together.
In nächster Zeit werde ich mir wohl auch den Rest des Dokuments zu Gemühte führen. Falls es noch weitere spannende Informationen gibt, werde ich diese hier posten.
Quelle: http://support.amd.com/us/Processor_TechDocs/47414.pdf
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