XE85
Lötkolbengott/-göttin
In einem Chinesischen Forum sind neue Infos zur kommende Haswell Server Plattform aufgetaucht. Haswell Desktop CPUs sollen 2013 auf den Markt kommen, für die Server CPUs gibt es (noch) keinen Thermin.
Wie auf der Folie unten zu sehen ist sollen die Haswell EP CPUs 10 Kerne und mehr besitzen. Der LLC Cache soll maximal 35MB groß sein. Über die Angabe das ein Kern etwa 2,5 MB haben soll, dürften die Topmodelle 14 Kerne haben. Wie auf der Folie zu sehen dürfte jedem Kern ein LLC Bereich zugeordnet sein. Aktuell ist der LLC shared über den Ring Bus. Die unterteilung könnte aber auch für die skalierbarkeit stehen. Ein Formulierung mit L1, L2 und L3 Cache gibt es zumindest auf dieser Folie nicht.
Beim RAM wird Haswell EP offesichtlich DDR4 unterstützen. Die angebenen Takte (1333, 1600, 1866, 2133) sind aber eher DDR3 Niveau. Die Takraten für DDR4 sind allerdings nocht nicht offiziell verabschiedet. Wie bei Sandy Bridge E soll es ein Quad Channel SI geben.
Bei den PCIe soll es zu Sandy Bridge keine veränderung geben. 40 PCIe 3.0 Lanes für die EP Modell und deren 24 für die EN Modelle soll es geben.
Bei den Instructions soll es AVX2 und (wie bei intel fast üblich) die HNI (Haswell New Instruktions)geben.
Update:
Zu den HNI gibt es bei intel schon einen Blog mit genaueren Infos:
http://software.intel.com/en-us/blogs/2011/06/13/haswell-new-instruction-descriptions-now-available/
Zu den HNI gehört unter anderem auch FMA3, welches vom AMD schon deutlich früher implementiert wird. (Piledriver)
Danke an Marc für den Link.
Der zu Haswell passenden Chipsatz soll der C610 werden. Auf der I/O Seite sollen 10 SATA3 und 6 USB 3 Ports vorhanden sein. Bei PCIe setzt man beim Chipsatz offenbar weiterhin auf die Generation2. 8 Lanes soll es geben. Abzuwarten bleibt natürlich inwieweit man den Chipsatz für eine eventuelre Desktopvariante abspekt.
Quelle:
请拿DDR4å‘我开炮，Haswell-EP, 超过工艺æžé™çš„架构。 - CPU / 内å*˜ / ä¸»æ¿ / 超频 - Chiphell - 分享与交æµç”¨æˆ·ä½“éªŒçš„æœ€ä½³å¹³å° - Powered by Discuz!
Intels
Wie auf der Folie unten zu sehen ist sollen die Haswell EP CPUs 10 Kerne und mehr besitzen. Der LLC Cache soll maximal 35MB groß sein. Über die Angabe das ein Kern etwa 2,5 MB haben soll, dürften die Topmodelle 14 Kerne haben. Wie auf der Folie zu sehen dürfte jedem Kern ein LLC Bereich zugeordnet sein. Aktuell ist der LLC shared über den Ring Bus. Die unterteilung könnte aber auch für die skalierbarkeit stehen. Ein Formulierung mit L1, L2 und L3 Cache gibt es zumindest auf dieser Folie nicht.
Beim RAM wird Haswell EP offesichtlich DDR4 unterstützen. Die angebenen Takte (1333, 1600, 1866, 2133) sind aber eher DDR3 Niveau. Die Takraten für DDR4 sind allerdings nocht nicht offiziell verabschiedet. Wie bei Sandy Bridge E soll es ein Quad Channel SI geben.
Bei den PCIe soll es zu Sandy Bridge keine veränderung geben. 40 PCIe 3.0 Lanes für die EP Modell und deren 24 für die EN Modelle soll es geben.
Bei den Instructions soll es AVX2 und (wie bei intel fast üblich) die HNI (Haswell New Instruktions)geben.
Update:
Zu den HNI gibt es bei intel schon einen Blog mit genaueren Infos:
http://software.intel.com/en-us/blogs/2011/06/13/haswell-new-instruction-descriptions-now-available/
Zu den HNI gehört unter anderem auch FMA3, welches vom AMD schon deutlich früher implementiert wird. (Piledriver)
Danke an Marc für den Link.
Der zu Haswell passenden Chipsatz soll der C610 werden. Auf der I/O Seite sollen 10 SATA3 und 6 USB 3 Ports vorhanden sein. Bei PCIe setzt man beim Chipsatz offenbar weiterhin auf die Generation2. 8 Lanes soll es geben. Abzuwarten bleibt natürlich inwieweit man den Chipsatz für eine eventuelre Desktopvariante abspekt.
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