Die Kosten pro Transistor und der Stromverbrauch pro Flop sind relevent. Die Kosten pro Wafer sind über verschiedene Fertigungsknoten betrachtet vollkommen egal. Wurstus est. Nichts davon im Artikel.
"Zudem könnte SMIC bald durch fehlende Lithografie-Maschinen mit High-NA-Optik ausgebremst werden."
Geht es hier um EUV oder ARFi? In dem Artikel fehlen leider alle relevanten Infos...
Wie an der Auflistung von 28 bis 2 nm zu erkennen ist, geht es um eine zeitliche Entwicklung, die zwangsläufig beides abdeckt. In Anbetracht dessen, dass die Quelle ihren Lesern selbst erklärt, was ein Wafer ist und sich in der Berechnung voll auf "Apple" konzentriert, weil man Angst hat, die Zielgruppe könnte spezialisiertere Firmen gar nicht erst kennen, sollte man keinen weiteren Tiefgang erwarten.
Man kann sich einen groben Bezug aber einfach selber herstellen: 7-nm-ITRS-Klasse-Nodes wie TSMC N4 oder Intel 4 (welche diese Quelle offensichtlich als "4 nm" interpretiert, auch wenn da nichts 4 nm groß ist) sollten grob eine viermal so hohe Transistordichte wie 14/16 nm erreichen; Intel 20A und TSMC N2 noch einmal eine Verdoppelung bringen. Das heißt wir hatten bislang langsam fallende Kosten pro Transistor (14-nm-Klasse auf 7-nm-Klasse kostet dreimal so viel pro Wafer, enthält aber viermal so viele Transistoren) und laufen in eine Stagnation hinein. (N2 verdoppelt noch einmal, kostet aber auch fast das Doppelte.)
Hängen aber von der Transistordichte ab. Wenn die Dichte viermal so groß ist und der Wafer doppelt so teuer lohnts halt. Deswegen sind alle Zahlen im Artikel völlig ohne Aussagekraft.
Physikalisch schätzt man aktuell, dass die kleinsten Gates im einstelligen nm-Bereich liegen können.
https://www.theverge.com/circuitbre...-nanometer-transistor-berkeley-lab-moores-law
Das wird aber die Marketingabteilungen nicht davon abhalten, die Phantasiezahlen weiternhin schrumpfen zu lassen. Lt. IEEE IRDS Roadmap (2022, More Moore) liegt der M0-Pitch vom 3nm-Knoten bei 24nm.
M0 ist ein gutes Stück gröber als die einzelnen Transistorbestandteile. Schließlich gibt es von ersteren mehr als kontaktiert werden müssen. Für Intel 10 nm alias Intel 7 bestätigen TEM-Aufnahmen eine Breite von 9,x nm im aktiven Bereich der Finnen. Die aktuellen Nodes erbringen ihre demgegenüber verdoppelte Transistordichte auch mit diversen Tricks, das heißt dieses Maß wird nicht um 2^0,5 geschrumpft sein, sondern bei der heutigen 7-nm-Klasse eher 8 nm betragen. Das prinzipielle Limit von Silizium wäre ein 1-Atom-Transistor, der dann rund 0,1 nm misst.
Allerdings würde die eingeschränkte räumliche Struktur des Materials schon lange vorher die Eigenschaften deutlich verändern; ein 0,4 × 0,4 nm messendes Gate unterscheidet sich von einem 4 × 4 nm messenden Gate um ein vielfaches mehr als sich letzteres von einem 40-×-40-nm-Modell abhebt. Da werden Nanosheets schon interessant, denn während die erst einmal wieder etwas in die Breite wachsen, lässt sich ihre Dicke unabhängig von den Limits der Lithographie reduzieren. Parallel darf man nicht vergessen, dass es sich um einen nicht-linearen Prozess handelt: Wir haben die Entfernung zum absoluten Limit zwar seit der 14-nm-Generation halbiert. (Und die endete vor gerade einmal 3 Jahren!
) Aber um von geschätzten, realen 8 nm auf unter 0,1 nm zu fallen, bräuchte es 7 weitere Halbierungen oder 14 full-nodes. Wenn man mal zurückzählt:
1. 7 nm (= Intel 4/TSMC N4)
2. 10 nm (= Intel 7)
3. 14 nm
4. 22 nm
5. 32 nm
6. 45 nm
7. 65 nm
8. 90 nm
9. 130 nm
10. 180 nm
11. 250 nm
12. 350 nm
13. 500/600 nm
14. 800 nm
800 nm liegt jetzt 14 Nodes zurück und wurde vom Ur-Pentium sowie den späteren 486ern genutzt. Wir haben also physikalisch noch Reserven für 30 Jahre Weiterentwicklung, wenn wir genauso schnell vorankommen, wie seit den frühen 90ern. Was wir aber nicht annähernd tun, bei Extrapolation der aktuellen Verlangsamung würde ich mit dem 0,1-nm-Node nicht vor 2080 rechnen, eher aber im nächsten Jahrhundert – wenn man bis dahin nicht irgendwas grundlegend anders macht, was eben gerade wegen des steigenden Schwierigkeitsgrades zu erwarten ist.
