Intel-Fertigung erwartet 30 bis 50 Prozent mehr Transistoren pro Fläche, zehnmal höhere Dichte beim Interconnect

[PCGH-Redaktion]

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Auf dem diesjährigen IEDM hat Intel die Weiterentwicklung der eigenen Fertigung umrissen. Durch gestapelte 3D-Transistoren erwartet das Unternehmen einen um 30 bis 50 Prozent gestiegene Transistordichte. Außerdem sollen bald mehr als zehnmal so viele Interconnects möglich werden wie noch in der aktuellen Fertigung.

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[Incredible Alk]

Die GAA-FET Technik nimmt was das Erscheinen angeht so langsam schon Züge von HAMR (und Fusionskraftwerken) an. HAMR wird seit gefühlten 20 Jahren als "demnächst marktreif" angepriesen und GAA wurde in den 80er Jahren (!) erstmals erforscht und wird seit mindestens 5 Jahren von Intel, Samsung, TSMC als "demnächst marktreif" angekündigt.

Man darf gespannt sein wann wir endlich irgendwas konkretes oder gar funktionsfähiges zu den Themen sehen werden.

 

[Rollora]

Die GAA-FET Technik nimmt was das Erscheinen angeht so langsam schon Züge von HAMR (und Fusionskraftwerken) an. HAMR wird seit gefühlten 20 Jahren als "demnächst marktreif" angepriesen und GAA wurde in den 80er Jahren (!) erstmals erforscht und wird seit mindestens 5 Jahren von Intel, Samsung, TSMC als "demnächst marktreif" angekündigt.

Man darf gespannt sein wann wir endlich irgendwas konkretes oder gar funktionsfähiges zu den Themen sehen werden.

wobei hat nicht WD erst kürzlich verlautbaren lassen, dass man mit HAMR nicht mehr rechnen sollte?

Ich bin schon recht gespannt auf GAA und ob Intel es mit den High NA Belichtungsgeräten tatsächlich wieder schafft die Fertigungsspitze zu erreichen oder ob es ab jetzt wieder heißt "doch erst nächstes Jahr" und das 5 Jahre durchgehend wie damals beim angekündigten 10nm Prozess(or) für den Desktop, welcher ja 2016 hätte kommen sollen

Und eine Frage an die Experten: wenn die Dichte der IO (etwa Speicherinterfaces) um den Faktor 100 erhöht wird - diese konnte mit den aktuellen Prozessen ja stets am wenigsten erhöht werden - heißt das nicht auch, dass sich daraus wieder ein Thermischees Problem (Energie/Hitzedichte) ergeben könnte?

 

[Incredible Alk]

wobei hat nicht WD erst kürzlich verlautbaren lassen, dass man mit HAMR nicht mehr rechnen sollte?

Sie haben mittlerweile zugegeben dass es doch nicht "demnächst" ist - also übersetzt auf deutsch "wir müssen uns noch mit MAMR und sonstigen Übergangslösungen über Wasser halten bios 2030 vielleicht HAMR funktioniert wies soll".

wenn die Dichte der IO (etwa Speicherinterfaces) um den Faktor 100 erhöht wird - diese konnte mit den aktuellen Prozessen ja stets am wenigsten erhöht werden - heißt das nicht auch, dass sich daraus wieder ein Thermischees Problem (Energie/Hitzedichte) ergeben könnte?

Nein. Die Dichte der Kontakte wird zwar sehr stark erhöht, ist aber noch immer WEIT unter dem Bereich wo man Probleme durch zu hohe Wärmedichten bekommt. 10.000 Kontakte pro Quadratmillimeter sind ja nichts gegenüber 100+ Millionen Transistoren auf gleicher Fläche bei modernen Fertigungstechniken. Und Kontakte geben auch weit weniger Energie ab als schaltende Transistoren.
Wärme ist da nicht das Problem, hier gehts eher darum derart feine und winztige Kontakte prozesssicher fertigen zu können dass kein einziger der zigtausend Kontakte "schlecht" ist und nirgendwo ein Signal überspricht. Das ist aber seit vielen Jahren Gegenstand der Forschung bei allen großen Halbleiterherstellern. Intel, AMD, Samsung, TSMC,... sind allesamt seit langem dran solche Packagingmethoden zu entwickeln (streng genommen ist der demnächst erscheinende Ryzen mit stacked extracache genau das).

 

[raPid-81]

Intel, AMD, Samsung, TSMC,... sind allesamt seit langem dran solche Packagingmethoden zu entwickeln (streng genommen ist der demnächst erscheinende Ryzen mit stacked extracache genau das).

AMD? Haben die daran schon geforscht als sie noch eine "eigene" Fertigung (GF) hatten? Weil aktuell verlässt sich AMD ja komplett auf Drittfirmen was Prozesse / Packaging angeht.

 

[Incredible Alk]

Haben die daran schon geforscht als sie noch eine "eigene" Fertigung (GF) hatten?

Ja. R&D zu dem Thema bzw. einem fortgeschritteneren Packaging gabs schon zu Athlon/Phenom-Zeiten. Umgesetzt hatte es damals aber Intel beim Core2Quad.

 

[RyzA]

Das ist aber seit vielen Jahren Gegenstand der Forschung bei allen großen Halbleiterherstellern. Intel, AMD, Samsung, TSMC,... sind allesamt seit langem dran solche Packagingmethoden zu entwickeln (streng genommen ist der demnächst erscheinende Ryzen mit stacked extracache genau das).

Ist das bei HBM Speicher nicht auch der Fall?

 

[Incredible Alk]

Ja, wobei die Kontaktdichte bei HBM sehr viel kleiner ist als die von stacked cache.

 

[PCGH_Torsten]

HBM ist im Prinzip auf solche Techniken (bzw. deren Gegenstücken von vor einigen Jahren) angewiesen, aber selbst eben nicht die Lösung sondern eher ein Beispiel für die einhergehenden Probleme. So, wie es aussieht, könnte Intel dieses Jahr zum größten HBM-Nutzer überhaupt werden (Sapphire Rapids und Ponte Vecchio zusätzlich zu den bestehenden FPGAs), eben weil sie EMIB schon seit längerem in Großserie haben (erster Masseneinsatz mit HBM müsste bei Kaby Lake G gewesen sein), während AMD und Nvidia immer noch auf teure, empfindliche, aufwendige Si-Interposter in voller Chipgröße angewiesen sind.

Und eine Frage an die Experten: wenn die Dichte der IO (etwa Speicherinterfaces) um den Faktor 100 erhöht wird - diese konnte mit den aktuellen Prozessen ja stets am wenigsten erhöht werden - heißt das nicht auch, dass sich daraus wieder ein Thermischees Problem (Energie/Hitzedichte) ergeben könnte?

Du betrachtest die Rückseite der Medaille:
Man will die immer kleineren Interconnects, um im Nahbereich/zwischen sich berührenden Chips Anbindungen mit geringem Energieverbrauch hinzubekommen. Bislang sind so leistungsfähige Interfaces nicht nur eine technisches oder ein Latenzproblem, sondern vor allem auch ein energetisches. Z.B. AMDs IF viermal so breit auszulegen, wäre keine Schwierigkeit, aber bereits in seiner heutigen Form trägt es ordentlich zum Stromverbrauch der Chips bei und bei einer weiteren Skalierung muss man aufpassen, dass die Kosten nicht den Nutzen übersteigen. Intel dagegen scheint bei Sapphire Rapids via EMIB eine Lösung gefunden zu haben, um die bisherigen Chip-internen Kommunikationsmethoden beinahe unverändert von einem Stück Silizium aufs andere zu routen.