Danke für die Info. Sitzt dann der L4 Cache auch im anderen Chip? Dann wäre schon die Frage wie sinvoll dieser Cache aufgrund von Latenzen für die CPU-Cores zu verwenden ist. Von anderen Bremsen wie Transaktionsmechanismen für die Speichersynchronisierung etc. rede ich mal gar nicht.
Ich bleibe dabei. Die sauberste Lösung dürfte die sein, dass die iGPU den L4 exklusiv und die CPU-Kerne den L3 exklusiv nutzen können.
Über die technische Umsetzung des L4 gibt es nichts gesichertes. Das Patent hier ist die einzige Meldung – und wie alle Patente ist es eher allgemein gehalten und möglicherweise in seinen Andeutungen sogar bewusst nicht auf kommende Produkte passend. Patentiert wird schließlich ein logisches Vorgehen für beschleunigte Boot-Prozesse; da muss man keinen real existierenden Prozessor korrekt für abbilden.
Was mit Sicherheit, also von Intel, bekannt ist:
- Meteor Lake bekommt (in mindestens einer Ausführung) einen L4
- Meteor Lakes LLC kann nicht mehr von der IGP genutzt werden
- Meteor Lake wird (in mindestens einer Ausführung) aus einem Base-Tile mit aktivem Silizium (kein simpler Interposer), einem Compute-Tile, einem Graphics-Tile, einem SoC-Tile und einem I/O-Tile bestehen.
- Das Base Tile wird eine Rolle bei der Stromversorgung spielen.
Das war 's. Ziemlich sicher ist außerdem, dass das Compute-Tile (in mindestens einer Ausführung) sechs p-Kerne und mindestens zwei E-Core-Cluster, als mindestens acht E-Kerne enthalten wird. Zumindest ersteres zeigt so nämlich die im Artikel eingebundene Präsentation, wobei 8 Es unerwartet wenig ist – eigentlich werden 16 erwartet. Aber so sehen Größe und Struktur in der Präsentation auch nicht aus und da es lange Zeit hieß "8+16, auch für Desktop" könnten die zuletzt verbreiteten Gerüchte "6+16, erstmal nur mobile" auch eine Amalgam aus verschiedenen Quellen sein, während Intel längst auf "6+8, nur mobile"-Kurs ist – nix genaues weiß man nicht.
Alles weitere ist jedenfalls Interpretationssache. Wir haben ja schon darüber berichtet, dass andere Seiten mutmaßen, der L4 stünde ebenfalls nicht beiden Recheneinheiten zur Verfügung. Das ist nicht widerlegt. Aber es ist eben (meiner Meinung nach) auch sehr unwahrscheinlich, denn ein zusätzlicher, großer Cache ist vor allem für die IGP-Leistung sehr wichtig. AMDs GPUs, Nvidias 4000er-Generation und Intels bisherige L4-Cache-CPUs (mit "Iris Pro") zeugen davon, wie extrem viel RAM-Transferrate man einsparen kann, wenn man einer Grafikeinheit große Caches spendiert. Und "RAM-Transferrate" haben IGPs so gut wie nie genug, da ist jedes Sparpotenzial Gold wert. Daher meine Schlussfolgerung: IGP
muss L4-Zugriff haben. Die CPU aber auch, denn bisherige Intel-GPUs hatten nur eine interne Zwischenspeicherstufe. Die erste externe wäre somit gar kein "L4", wenn die CPU keinen Zugriff hätte, denn nur diese hat Intern bereits L1, L2 und L3 (laut allen Vermutungen und andeutungsweise dem Bild in der Intel-Präsantation). Genau deswegen heißt der heutige LLC ja "LLC": Weil er nur aus der Sicht der CPU ein L3-Cache ist, aus Sicht der IGP dagegen ein L2-Cache. Aber für beide ist er der "LL"-Cache. Zumindest bis jemand einen (aus-CPU-Sicht-)L4 einführt.
Wo dieser dann wiederum liegt, ist wildes Gerate: Das I/O-Tile ist winzig und im CPU-Tile bleibt allen Informationen nach kein Platz. Das Graphics-Tile ist kaum größer, angeblich soll aber die IGP-leistung ordentlich steigen => da dürften nur Shader drin sein, aber kein großer L4. Außerdem haben alle drei genannten Tiles keine direkte Verbindung zueinander und wenn IGP und CPU beide Zugriff haben sollen, dann doch bitte jeweils auf möglichst kurzen Wege. Bleiben also das Base-Tile und das SoC-Tile. Ich persönlich tippe auf letzteres, denn ersteres war anfangs gar nicht in Präsentationen zu sehen (stattdessen wurden EMIBs als Verbindung zwischen den vier anderen Tiles erwartet), später nur als passiver Interposer und das Intel jetzt zwar von "aktivem Silizium" spricht, aber im weiteren Verlauf praktisch nur von der Stromversorgung, spricht für eine eher grobe Fertigung, die man nicht für Cache nehmen würde. Das SoC-Tile ist dagegen das zweitgrößte Stück Silizium, relativ zu CPU-Kernen und IGP viel größer als der Uncore-Bereich heutiger Intel-CPUs, selbst wenn man eine Integration von Southbridge-Funktionen annimmt. Das heißt entweder wird auch dieses Chip in einem altmodischen Verfahren gefertigt oder er enthält noch eine sehr viel Platz beanspruchende Struktur, die es bislang nicht gab – zum Beispiel einen Cache.
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