Weiß nicht, irgend so ne ISO Power Angabe des Nodes hat ja am Ende wenig mit dem fertigen Silizium zu tun.
Was AMD auf der CES gezeigt hat, war aber schon sehr konkret für deren Version des 5nm Prozesses, der ja kein Standard N5 Prozess ist. Insofern kann man schon davon ausgehen, dass das auch so stimmt. Eben bezogen auf den reinen Fertigungsprozess. Die Frage ist halt, für welche Taktbereiche das gilt. Und welchen weiteren Einfluss die Architektur hat.
Da hätte ich gerne mal Belege von dir an dieser Stelle, dass eine CPU, die beispielsweise bei 3.8GHz weniger Spannung braucht dann auch Kerne auf dem CCD hat, die höher takten.
Wat? Das habe ich doch gar nicht gesagt. Es gibt Zielvorgaben für den maximalen Takt. Die Chips, die diese Taktraten schaffen, möglichst mit der geringsten Spannung, sind logischerweise die besten Chips und werden für die grössten und lukrativsten SKUs verwendet. Das ist keine Erfindung von mir, sondern nennt sich "Binning". Dazu findest du im Netz genügend Quellen.
Ich habe z.b. Kerne auf meinem 12900K, die packen keine 5.3GHz prime stable, egal, wie hoch man die Spannung setzt (in einem vernünftigen Rahmen natürlich, der mit normalen Methoden gekühlt werden kann).
Der 12900K ist ja auch nicht für 5,3 GHz spezifiziert.
Laut Intel liegt der maximale Boost bei 5.2 GHz. Und laut deren Turbo Boost Spezifikation muss der auch nicht auf allen Kernen erreichbar sein, sondern lediglich auf einem Kern. Auf diesem einen Kern muss er aber zumindest garantiert sein. Auf z.B. einem 12700K muss für keinen Kern über 5 GHz garantiert werden. Logischerweise werden dafür weniger gut taktende Chips verwendet. Und so setzt sich das nach unten fort. Ich hab keine Ahnung, inwiefern sich die Intel Chips im Schnitt takten lassen. Aber wenn das nach oben so dünn wird, dann zeigt das eigentlich nur, wie hart Intel da schon an der Taktkotzgrenze agiert. Und das dürfte beim 12900KS noch problematischer sein. Vermutlich auch eine Konsequenz des problematischen 10nm Prozesses.
Zen 3? Im Vergleich zu Zen 2? Da wird doch der gleiche Node verwendet?!
Eben genau deshalb. AMD hat dort rein durch Optimierung der Transistorlogik an Effizienz gewonnen und nicht durch bessere Transistoren.
Nein, eben nicht. Dann muss man auch mal die Bottlenecks einer Mainstream Plattform diskutieren: Speicher Channels, Lanes usw.
Doch. Je nach Chipsatz ändern sich ja auch die I/O Features. Und man kann das wählen, was zu den eigenen Anforderungen am besten passt. Selbst wenn manche Features überall gleich bleiben, z.B. Dual Channel Speicher Support, so muss das kein Ausschlusskriterium sein. Erst recht bei einer neuen Speichergeneration, die auch ohne Triple oder Quad Channel die Speicherbandbreite deutlich steigern kann. Letztendlich ist das Verhältnis von 16 Kernen und DDR4-3200 das gleiche wie 24 Kerne und DDR5 4800. Alleine deswegen würden auch auf AM5 mehr Kerne Sinn ergeben. Aber wie gesagt, es bleibt erst mal ein Gerücht. Eventuell wissen wir am Montag mehr. Ich würde mehr Kerne auf jeden Fall begrüssen, weil das längerfristig bessere Preise für SKUs mit weniger Kernen bedeuten würde.
Dass es ohne Zweifel Anwendungsfälle für HCC CPUs gibt, ist aber nicht gleichbedeutend damit, dass das im Mainstream Sinn macht.
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