Steam Deck: Speicheranbindung wohl breiter als erwartet

[PCGH-Redaktion]

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Wie Twitterer Locuza festgestellt hat, fällt die Speicheranbindung des Steam Decks besser aus, als ursprünglich von Valve angegeben. Demnach gibt es vier 32 Bit breite Unified Memory Controller. Zuvor gab Valve für das Steam Deck "Dual-Channel LPDDR5" an.

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[-Shorty-]

Ab 1,60m Breite bekomme ich aber Probleme mit den Türen, hoffentlich passt das noch.

 

[PCGH_Torsten]

Ich bin verwirrt: DDR5 arbeitet mit 64-Bit-Modulen mit zwei getrennt ansprechbaren Kanälen. Wie jemand da 128-Bit als "Dual-Channel" bewerben kann, ist noch nachvollziehbar. Aber wie kommt man auf die Vermutung 4× 16 Bit?

 

[Locuza]

@PCGH_Torsten

Weil ein Speicherkanal unter LPDDR4/5 eigentlich 16-Bit breit ist (32-Bit bei DDR5, 64-Bit bei DDR4) und Van Gogh 4x Unified-Memory-Controller besitzt (Renoir/Cezanne nur 2x).
AMD unterstützt LPDDR4X-4266-Speicher bei Renoir/Cezanne, dort spricht AMD von insgesamt vier virtuellen Speicherkanälen, mit jeweils 32-Bit:
https://www.hardwareluxx.de/images/...ing00026_EF365066F4B049B184EAB8E2877D9217.jpg

Das heißt AMD verwendet ein Controller-Design, wo nicht jeder 16-Bit-Kanal einzeln gesteuert wird, sondern 2x-16-Bit gleichzeitig von einer Command-Queue angesprochen werden und es effektiv ein Speicherkanal ist.

Laut geleakten Roadmaps unterstützt Van Gogh nur LPDDR4/5-Speicher, entsprechend bin ich davon ausgegangen das AMD diesmal ein Controller-Design umgesetzt hat, was die eigentlich native Granularität von 16-Bit pro Kanal verwendet.
Dem ist jedoch nicht so und AMD verwendet erneut 32-Bit Granularität für LPDDR-Speicher.
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Die Dual-Channel-Angabe hat keinen Sinn ergeben, da Van Gogh über 4 UMCs verfügt und LPDDR5-Speicher verwendet.
Das wären entweder 2x 16-Bit gewesen und ein viel zu schmales Interface, wo nur 2 von 4 Unified Memory Controllern verwendet worden wären oder eben 2x 32-Bit, mit der erneuten Problematik das nur 2 von 4 UMCs ausgenutzt worden wären.
Hätte man gar über ein 64-Bit Controller Design spekuliert, dann würde wieder die gleiche Situation bei den UMCs herrschen und der Chip hätte dann eigentlich 256-Bit integriert.
Mit 64-Bit bei LPDDR5 wäre auch die Memory-Transaction-Size auf 128 Bytes angewachsen(64-Bit x 16-Prefetch = 1024-Bit (128 Bytes)), also größer als eine 64 Byte CPU Cache Line und damit mit Performanceeinbußen verbunden, so etwas hätte man nicht gebaut.