Sowas sgat man doch nicht @PCGH_Torsten im Video 
Und du glaubst wirklich, auf die Idee wären die Horden von Ingenieuren die solche Dinge erarbeiten nicht gekommen?
Wäre es nicht toll, wenn man mit 16 Lanes das an Durchsatz erreichen könnte wofür man heute 32 PCIe4 oder 64 PCIe3-Lanes bräuchte? Alles direkt an die 16 Lanes der CPU anbinden! 4-8 Lanes für die GPU, der Rest verteilt auf M.2-SSDs und alle restlichen Anschlüsse wie Ethernet, USB usw.! Kein teurer Chipsatz mehr nötig der Latenzen erhöht und viel Geld kostet wenn er weitere schnelle PCIe-Lanes bereitstellen soll. Ein einfacher geroutetes Board weil viel weniger Datenleitungen nötig sind wenn die vorhandenen höhere Bandbreiten bieten. Was wäre es nicht schön wenn es sowas geben würde.
Wenn mans ganz fein unterteilen möchte ja - aber man kann ja durchaus auch einzelne Lanes verteilen.
Bitte noch das Video hochladen wo der Satz auch zu Ende gesprochen wurde.
Ja ihr könnt die Serie gerne weiterführen, schaue mir sowas gerne an.
@PCGH_Thilo Ja, der Thorsten hat im letzten Video tatsächlich Sch**** gesagt
Klar - aber I/O-Hubs die den neuesten PCIe-Standard draufhaben sind doch denke ich nicht mehr so extrem günstig (also Beispiel der X570 mit PCIe4.0)?
Das ist wohl nur ne Willensfrage - man muss ja nicht gleich einzelne Lanes anbieten aber im PCIe5.0 Bereich könnte es langsam sinnig sein, 2er-Pakete zu bauen.
Deswegen bist du der Fachmann. Also ist die 5.0 Sache auf GPU und M.2 eh nicht möglich und somit erst recht nutzlos.So ein Shit aber auch!
Ich gucke mal, was ich aus dem Urlaub heraus erreichen kann. Da fehlt mehr als nur ein halber Satz.
Es gibt bislang keinen Prozessor mit mehr als 16 5.0-Lanes, dementsprechend auch keine Boards die einen entsprechenden M.2 ohne Beschneidung der Grafikkarte realisieren können. Und auch wenn letztere vorerst nicht von 5.0 profitiert: Bei ×4-SSDs ist die Technik aus Gamer-Sicht genauso nutzlos.
Chipsätze sind kein teures Übel, sondern eine Kostensparmaßnahme.
Ab einer gewissen Gesamtgröße ist es viel günstiger, die I/O-Ressourcen in einem getrennt platzierten Chip aus älterer Fertigung umzusetzen, als sie noch zusätzlich in die CPU zu quetschen und durch den ohnehin schon überladenen Sockel zu routen.
Übrigens sind die Controller in den CPUs meinem Wissen nach nicht in der Lage, Links mit weniger als vier Lanes respektive mehr als vier Links (+DMI) insgesamt zu bilden. (Was sich natürlich vergleichsweise leicht ändern ließe.)
mit LWL verbindung meine ich eher sowas wie CPU geht in den Sockel und statt ein M.2 unter der CPU kommen dort Toslink ähnliche anschlüsse für GPU usw.Und du glaubst wirklich, auf die Idee wären die Horden von Ingenieuren die solche Dinge erarbeiten nicht gekommen?
Sobald man sich minimal tiefer mit den Themen beschäftigt sollte schnell klar werden warum man solche Dinge nicht "einfach" macht. Die extrem schnellen Datenverbindungen auf Chipsubstraten können Hunderte von GB/s übertragen - ja. Das geht ein paar Millimeter weit bevor die Signale unbrauchbar werden. Bisschen blöd für PCIe wenn das Signal nach 2 cm Leiterbahnlänge weg ist oder?
Lichtwellen und Glasfaser? Klar! Sobald man den ersten funktionierenden photoelektrischen Siliziumchip in Mikrometergröße erfunden hat geht das. Das ist einer von einigen heiligen Grälen der Physik (siehe beispielsweise hier: https://www.scinexx.de/news/technik/forscher-bringen-silizium-zum-leuchten/) und weit davon weg in Computern Verwendung zu finden.
Und natürlich können sich CPU und GPU Speicher teilen, das machen sie seit Jahrzehnten (Auslagerungsdaten, "TurboCache" damals usw.) - nur ist das eben derart langsam dass mans wann immer möglich vermeidet weil die Abstände sehr groß sind und folglich die Datenraten zwischen den Komponenten klein.
Die Welt mag von außen oft sehr einfach erscheinen aber Physik ist wenn man nur ausreichend genau hinsieht (was in diesen bereichen einfach notwendig ist) sehr komplex - und ein harter Gegner, denn sie lässt sich nicht austricksen.
Das scheitert wohl auch an der nötigen Miniaturisierung wenn es oben genannte Technik nicht gibt. Der Hauptvorteil von LWL, vergleichsweise riesige Entfernungen fast verlustfrei zu überbrücken kann hier auch nicht ausgespielt werden und auf sehr kurze Entfernungen sind Verbindungen über Kupferleiter gar nicht so langsam - wie ja PCIe und ähnliche Techniken beweisen.
Nur, weil PCIe nicht den Namen geändert hat und nur die Versionsnummer steigt bedeutet das nicht dass alles außer der Frequenz identisch bleibt. Bei AGP zu PCIe war der Hauptfortschritt von parallelen Datenverbindungen (die synchron laufen müssen was immer schwerer wird und auch wegen anderer Entwicklungen so nicht mehr nötig war) zu Punkt-zu-Punkt Verbindungen zu wechseln. PzP ist hier nach aktuellem Kenntnisstand die bestmögliche Lösung, es ist einfach kein besseres Konzept bekannt (auch NVLink usw. sind PzP...). Und innerhalb dieses Konzeptes wurde/wird eben alles mögliche unternommen um Datenraten zu steigern. Erhöhung der elektrischen Qualität was höhere Frequenzen erlaubt, andere, effizientere Datenkodierungen (von PCIe2 zu 3 und demnächst wieder von 5 zu 6) usw. - ein irrer Konzeptsprung ist denke ich eher nicht mehr zu erwarten wenn nicht jemand den heiligen Gral der Datenübertragung findet, deswegen konzentriert man sich eben auf die bestmögliche Optimierung von PzP.
Diese Themen gibts ja zu Hauf, das würde hier wohl den Rahmen sprengen (alleine X86 und ARM und RISC-V...), da wird wohl noch einiges passieren in den nächsten Jahrzehnten.
