Soweit mir in Erinnerung hat AMDs Ansatz bei Niedriglastszenarien und Idle ein Effizienzproblem gegenüber einem Monolithen etwa. Wäre dies bei Intels Ansatz auch so?
Mit ziemlicher Sicherheit, aber vermutlich in verringertem Maße. Für Sapphire Rapids spricht Intel von "quasi monolithic silicon"; die Inter-Chip-Connects sollen nicht zu Lasten der Leistung gehen. Man kann aber offensichtlich nicht einfach das Mesh über EMIB laufen lassen, sondern braucht ein verändertes Sende-Empfangssystem. Zusätzliche Einheiten mit Sendeleistung verbrauchen aber natürlich zusätzlich Strom und das rächt sich gerade bei mittlerer Auslastung oder aber wenn einige wenige Kerne mit voller Leistung laufen. Also immer dann, wenn die Recheneinheiten selbst nur wenig Strom verbrauchen, man aber die Interconnects nicht runtertakten kann, weil eben doch der volle Datenzugriff bereit stehen muss. Bei AMDs Zen-2-Epycs stand den Kernen selbst unter Volllast gerade einmal die Hälfte des TDP-Budgets zur Verfügung, der Rest wurde schon am 50 Prozent Auslastung vom Uncore-Bereich (inklusive Octa-Channel-RAM-Controller) aufgefressen (
Quelle). Mit ähnlichen Überlegungen im Hinterkopf bietet Intel jetzt bei Sapphire Rapids einen "Optimized Power Mode" an, der bei wechselnden Lasten zwar im Schnitt 5 Prozent Rechenleistung kosten, aber auch bis zu 20 Prozent Stromverbrauch einsparen soll, in dem das Fabric aggressiv heruntergetaktet wird, anstatt immer alles unter Volldampf bereit zu halten.
Ich frage mich wo die Chiplets hin gehen in punkto aufteilung kerne. Die Ryzen Generation 5 & 7 haben ja noch 12kerne 16 kerner.
Intel setzt ja seit der 12er Generation auf Hyprit achetktur und die generelle frage ist wie die das auch in bezug auf die 3D V-Cash modelle der 7 Generation auswirkt b.z.w wie sie da im Cash bereich ändern können wollen möchten.
Nach aktuellem Informationsstand wird Intel die Tiles bei Meteor Lake nur zur Senkung von Fertigungskosten nutzen. So kann man funktional unterschiedliche Bestandteile (IGP, CPU-Kerne, SoC) in verschiedenen Fertigungsprozessen fertigen lassen (z.B. I/O profitiert praktisch gar nicht von feineren Nodes, also reicht etwas altes, grobes, günstiges) und unvermeidbare Produktionsfehler werden einfach dank der kleineren Siliziumstückchen weniger Ausschuss verursachen. Aber im Gegensatz zu AMD scheint man die Technik aktuell nicht zur Skalierung von CPUs einzuplanen, sondern möchte weiterhin für jede Skalierungsstufe angepasste Tiles mit der korrekten Zahl von Kernen fertigen. Für Meteor Lake wird immer exakt ein Tile mit CPU-Kernen erwartet (möglicherweise gibt es das dann aber in verschiedenen Ausbaustufen; also beispielweise Dual-P-Core, Quad-P-Core und Hexa-P-Core mit noch unbekannten E-Core-Konfigurationen) und der XCC-Ausbau von Sapphire Rapids besteht zwar aus vier Stücken Silizium, aber es sind immer exakt vier, immer die gleichen vier und diese werden auch nirgendwo anders genutzt. AMDs Ansatz "ein Chiplet ergibt in wechselnder Anzahl verschiedene Produkte" kennt Intel zwar und nutzt ihn meinem Wissen nach bei einigen FPGAs und bei Ponte Vecchio, der auch in "halber" Größe erwartet wird. Aber bei CPUs hat man offensichtlich ausreichend große Stückzahlen, um getrennte Fertigungslinien zu rechtfertigen.
