Daran ist eigentlich nichts neu außer 18A und auch nichts sonderlich extrem; "Chiplets" im AMDschen Sinne kommen gar nicht zum Einsatz. Intels Meisterwerk für Foveros Direct und 3D war Ponte Vecchio mit 63 Silizium-Stückchen. Der ist zwar gefloppt, aber nicht wegen dem Packaging, sondern weil der Rest zu lahm respektive zu spät fertig war – die Lego-Bastelei beherrscht Intel so gut, dass Amazon die Foundry sogar für die Verarbeitung von TSMC-belichteten Wafern gebucht haben soll.
Im Falle von Clearwater-Forest ist es physisch eigentlich ganz einfach: Je 4 Compute-Tiles (Intel 18A) auf einen Base-Tile (Intel 3), drei Base-Tiles und zwei I/O-Tiles (Intel 7) aufs Substrat. Die Verbindung innerhalb der Stacks erfolgt direkt, ähnlich wie bei TSMCs CoW(oS), das AMD für V-Cache nutzt. Die Base- und I/O-Tiles untereinander werden mit EMIB verbunden, was schlichtweg Standard bei großen Xeons ist. (Die größeren/gröberen Tiles der XCC von SPR und EMR sowie sämtliche GRR und SFR werden mittels EMIB verbunden. Die I/O-Tiles werden zwecks Upgrade-Kompatibilität sogar direkt von letzteren übernommen.) Im Desktop kennen gut informierte die Technik noch von der Radeon-HBM-Verbindung in Kaby Lake G – das ist Stand 2017. Die Kombination mit Stapeltechnik hatte 2021 mit Lakefield ihren Pipe-Cleaner.
Feinere Unterteilungen finden sich dann innerhalb der Compute-Tiles als logische Strukturen auf den einzelnen Chips: Genau wie bei Arrow Lake (von dem scheinbar die Architektur übernommen wurde) bilden vier E-Kerne einen Cluster mit gemeinsamen L2-Cache. Sechs derartige Cluster wiederum füllen einen Compute-Tile. Ich schätze mal, die Verbindung untereinander und zu D2D-Interfaces übernimmt ein simpler Ring-Bus. So etwas auf anderes Silizium zu bridgen, einschließlich L3-Zugriffen wie hier, ist seit SPR-XCC etablierter Standard. (Vorgestellt 2021. Verfügbar ... etwas später^^)
