AMD Next Horizon: Event nächste Woche - Zen 2 im Fokus?

[gaussmath]

AW: AMD Next Horizon: Event nächste Woche - Zen 2 im Fokus?

Gut, der PS3-Emulator ist nicht gerade die Referenz für eine Praxisrelevanz. AMD spart halt an allen Ecken und Enden (nervt mich ehrlich gesagt allmählich ein bisschen). Wenn das Feature nicht relevant ist, kommt es nicht. Ich sehe das allerdings auch so. TSX spielt einfach so gut wie keine Rolle. Es gibt aber noch eine weitere Anwendung übrigens, hab' aber vergessen, wie die heißt. Ich glaube sogar, dass die Entwickler das Feature wieder raus geschmissen haben, weil es buggy war.

Die Nachricht über den Compiler-Patch* kenne ich auch schon. Aber das beeindruckt mich erstmal überhaupt nicht, weil das alles noch vorläufig ist. AVX2 wird ja wird ja bereits nach außen voll unterstützt (keine Compiler Patches notwendig). Intern ist es noch 2-zyklisch. Ich denke aber, dass eine native Unterstützung kommen wird. Wenn es um 512er SIMD geht, muss man sich halt fragen, ob nicht irgendwann mal die GPU das besser übernehmen sollte. Ist halt eine Frage der Latenz, wenn die Ergebnisse dann über PCI-E verschickt werden müssen.

ICE-Late kommt nun mal spät/später und keiner weiß wann. Das macht das ganze für manche durchaus uninteressant.

Edit: Hast du die Einträge bzgl. Cachemanagement gesehen? Könnte meiner Meinung nach sogar auf einen L4 Cache hindeuten.

 

[wolflux]

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Mehr als 12 Kerne werden Spieler wieder ausbremsen.
Ich will keine 100 Kerne, ich will ordentlich IPC. Unter 15% brauchen die erst gar nicht antreten.

 

[Locuza]

AW: AMD Next Horizon: Event nächste Woche - Zen 2 im Fokus?

@ gaussmath

Die Praxisrelevanz hängt vom Nutzer ab und der Laufzeit seiner Kaufentscheidungen.
Haswell hat TSX eingeführt, aber es gab HW-Bugs in der Implementierung, wo über Microcode-Updates das abgeschaltet wurde, auch für Broadwell, aber dort wieder reaktiviert.

Die ersten Compiler-Patches haben bei Zen1 ein paar Details bei der FP-Domain nicht richtig beschrieben, aber das es 4 Integer-Pipes gibt, zwei AGUs, ein Micro-Op$, dass der L1D$ 32KB groß ist, 512KB der L2$ und das unterstützte Instruction-Set waren bis zuletzt alles richtige Informationen.
Bei AVX512 muss man sich nicht nur fragen, ob so breite Vektoren Sinn machen, AVX512 bzw. die Sub-Instruktionen bringen soviel mehr mit.
32 Vektor-Register vs. den aktuellen 16, 8 Mask-Register, gescheite Gather/Scatter-Instruktionen etc.
Das könnte AMD auch mit 128-Bit Pipes unterstützen.

Offiziell weiß man auch nicht wann Zen2 als Ryzen erscheint, zuerst kommt V20, dann EYPC Zen2, dann Ryzen Zen2 und zum Schluss Navi.

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Welcher Eintrag deutet möglicherweise auf einen L4$ hin?

 

[Unrockstar85]

AW: AMD Next Horizon: Event nächste Woche - Zen 2 im Fokus?

Ich hätte mir am liebsten sogar ne AMD-CPU in den Rechner gesteckt

Das sagen sie alle Aber du bist sicher auch einer der Spezis, der unter 4k einen Unterschied zwischen AMD und Intel merkt

Also wenn das MCM Thema wirklich ab 8Core kommt, dann könnte ich mir vorstellen, dass AMD einen einen 3800X als 10 oder 12 Kerner bringen könnte und der "Mainstream" mit 8C @ 4,6/4,7Ghz bedient wird. Grade das MCM Design könnte ja auch ne Vega 12 sehr einfach integrieren und AMD gehts ja vorrangig um Server und Konsolen, oder täusche ich mich da?

 

[hpc_iceman]

AW: AMD Next Horizon: Event nächste Woche - Zen 2 im Fokus?

@Locuza ich verstehe zwar persönlich nicht viel von PS3 Emulatoren doch verstehe ich sehr viel von HPC auf Petascale bis zu frühen pre-Exascale Codes und Plattformen.

Vorab als Disclaimer mir ist der Hersteller des Systems auf dem ich rechne relativ egal, ich persönlich mag AMD und ihren Open-Source Ansatz gerne doch wird am Ende die schnellste Hardware gekauft ohne irgendwelche Sentimentalität.

a) AVX512 bringt viele Vorteile mit, doch muss man hier ganz klar rausstellen, dass der derzeitige Intel Compiler AVX512 zurückhält, da AVX512 auf AVX2 “runterspringen” kann und dann auf AVX2 für den Rest des Codes bleibt.

b) AMD hat begonnen bei Supercomputern erste Gewinnen einzufahren. Der neue NERSC Supercomputer (100 Petaflops+) sollte zuerst auf Intel Basis gebaut werden und wird jetzt ein AMD+NVIDIA System werden. Zudem ist AMD Rome einer der drei Kandidaten für Chinas Exascale Architektur.

c) Insgesamt muss man sagen, dass Intel auf homogene Architekturen ausgelegt ist. Die neuen Rome Chips sind deutlich besser für die modernen heterogenen Systeme ausgelegt mit PCIe4 Bus und ausreichend PCIe Lanes um viele NVIDIA Tesla V100 (und Nachfolger) zu versorgen. Modernste Codes verbinden traditionelle Simulationscodes mit Machine Learning Beschleunigung oder Analytics. Intel ist in diesem Bereich nicht führend.

d) Intel hat viel Boden unter den Top-Rechnern verloren mit den derzeitigen Systemen auf IBM Power 9 Basis + Tesla V100 auf den Topplätzen. Die Leistung jener Systeme kann man mit derzeitigen Intel Systemen nicht mehr auf ökonomischen Wegen erreichen.

VG

 

[Locuza]

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A.) Du meinst der Compiler verwendet in einigen Situationen auch nur die halbe Vektorbreite und läuft erst grobkörnig mal hoch?
Bezogen auf AMD würde Intel theoretisch aber dennoch einen doppelt so großen Durchsatz liefern können, außer AMD geht den eher komischen Zwischenschritt und verbreitert ihre FP-Pipes, ohne AVX512 und zusammenhängende Instruktionen zu implementieren.

B.) Rome (Zen2) wohl kaum, sondern die Nachfolger oder es muss massiv FP-Rechenleistung von anderen Prozessoren kommen.
NERSC-9 Perlmutter könnte Milan (Zen3) nutzen, ein Kooperationspartner aus China für Exascale-Projekte möglicherweise Zen4?

C.) Hat aber potentiell alles Nötige, wenn die 10nm Fertigung mal laufen würde.
PCIe4 und schnelle Interconnects zu integrieren stellt für den blauen Riesen schließlich kein Problem dar.
Zeitlich ergibt sich aber für Rome ein schönes Fenster, wenn Ice Lake Server erst irgendwann 2020 auftauchen.

D.) AMD hat in der Hinsicht wie schon erwähnt ein schönes Zeitfenster, mit Zen2 und V20 könnten sie dank XGMI auch nette heterogene Systeme anbieten, allerdings wird für viele das Paket wohl dennoch nicht zu attraktiv ausfallen, wenn Nvidia bessere Angebote liefert.
Dann stellt sich die Frage, wie viel AMD Intel zusätzlich klauen kann.

Ich persönlich pflege keinen so positiven Ausblick in Bezug auf AMD, wenn Intel ihre Probleme in den Griff bekommt kommt eine ganze Menge aus ihrer Pipeline raus, die gerade massiv gebremst wird.
Und Intel wird sich auf jeden Fall schnell und massiv nach vorne bewegen.
Vor allem für AMD herrscht nach wie vor die Situation, dass sie um ihr Überleben nach vorne entwickeln müssen, um eine Perspektive in der Zukunft zu haben.
AMD scheint aus meiner Sicht am meisten zu fehlen.
Die Finanzen, dass nötige R&D, die Infrastruktur für AI, zusätzliche Angebote wie FPGAs (die Kooperationen und Kuschelleien mit Xilinx werden vermutlich deswegen zunehmen).
Trotz Probleme stellt es für Intel ein Vorteil dar eine eigene Fertigung zu haben und auf effektive Packaging-Methoden wie EMIB zurückgreifen zu können, ebenso haben sie eine führende Storage-Lösung mit Optane.

Jeder andere hat nicht so breiten Schirm zu bieten.

 

[Ghostshield]

AW: AMD Next Horizon: Event nächste Woche - Zen 2 im Fokus?

Wusste gar nicht, dass Skylake-X über iGPUs verfügt.
(...)

Was hat Skylake-X mit TR4 zutun?
Es geht hier um AMD nicht um Intel...

 

[Abductee]

AW: AMD Next Horizon: Event nächste Woche - Zen 2 im Fokus?

Es wird Server-Plattform mit Server-Plattform verglichen.
TR4 braucht genau so wenig eine iGPU wie es bei Intel der 2066er braucht.

 

[gaussmath]

AW: AMD Next Horizon: Event nächste Woche - Zen 2 im Fokus?

@Locuza: Es geht um dem Befehl "Write Back and Do Not Invalidate Cache (WBNOINVD)". Zusätzliche Cache Befehle machen nur Sinn, wenn sich was geändert hat. Es könnte aber auch was mit PMEM (sowas wie Intel's Optane) zu tun haben.

Wie gesagt, könnte der Patch genauso gut eine vorläufige Sache sein. Nur weil das Instruction Set bei Zen auf diese Weise vorab bekannt wurde, muss es diesmal nicht gleichermaßen laufen.

Nochmal zu den Features wie AVX512 und TSX. Diese Features müssen auch softwareseitig genutzt werden. Ein User kann planen wie er will. Aber wenn es schlicht keine Software gibt, die das nutzt, dann liegt es brach, wurde aber teuer bezahlt. Das bezieht sich insbesondere auf TSX. Aber auch AVX wird teils ziemlich überbewertet. In meinem Umfeld nutzen vielleicht 1-2 von 20 Entwicklern SIMD Anweisungen explizit in ihrem Code. Im wissenschaftlichen Bereich kann das durchaus breit eingesetzt werden, aber wie groß ist der Anteil an Servern und Workstations, die in diesen meiner Meinung nach engen Bereich fallen?!

Zusätzlich muss man bedenken, dass in der Praxis die Hürde zur Nutzung von SIMD Libs in High Level Sprachen wie C# und Java ziemlich hoch ist. Ganz zu schweigen vom tatsächlichen Nutzen. Ich habe z.B. SIMD Pendants für Basisoperatoren der analytischen Geometrie genutzt. Hat gar nichts gebracht. Man addiert ja nicht immer ellenlange Arrays auf.

Ich meine diese Features sind verdammt sexy. Aber die Realität/Praxis ist dann oftmals viel nüchterner aus als man denkt. Ich denke, dass AMD durch die brachiale Kernzahl, IO-Power und Energieeffizienz punkten wird. Intel mag viel in der Pipeline haben, aber AMD auch. Mit dem Erfolg kommen dann auch die Mittel, das ganze umsetzen.

Noch zum Thema Verspätungen und Releasetermine. Lisa Su betont immer wieder bei öffentlichen Stellungnahmen, dass alles nach Plan läuft. Von Intel kann man das nun wirklich nicht behaupten.

Edit: Ich finde es übrigens nicht richtig, wenn man sagt, dass AVX den FP-Durchsatz erhöht. Es erhöht den Durchsatz bei vektorisierten Operationen.

 

[onlygaming]

AW: AMD Next Horizon: Event nächste Woche - Zen 2 im Fokus?

Was hat Skylake-X mit TR4 zutun?
Es geht hier um AMD nicht um Intel...

Du hattest gesagt "Wenn AMD mal wie Intel immer eine iGPU verbauen würde wäre das mal was."

"wie Intel IMMER eine iGPU verbauen würde....."

Folglich vergleichst du AMD mit Intel, da Intel aber bei Skylake-X keine iGPU´s verbaut nehmen die sich auch nichts.

 

[RyzA]

AW: AMD Next Horizon: Event nächste Woche - Zen 2 im Fokus?

Ich hoffe das mal noch mehr konkrete Infos durchsickern.

 

[MK-one]

AW: AMD Next Horizon: Event nächste Woche - Zen 2 im Fokus?

Ich denke mal das der EPYC Rome einen aktiven Interposer haben wird und aus 9 Chiplets besteht , der Ryzen 3XXX aus 3 Chiplets von denen 2 jeweils reine 8C Chiplets sind + einem IO + IMC Chiplet aka Systemcontroller




das AMD an einem aktivem Interposer arbeitet geht aus dieser PDF hervor
Taniya Siddiqua, Gabriel H. Loh AMD Research Advanced Micro Devices, Inc.
Dylan Stow, Yuan Xie Electrical and Computer Engineering University of California, Santa Barbara
https://seal.ece.ucsb.edu/sites/sea.../2017-iccad-stow-activepassiveinterposers.pdf

Der Vorteil eines aktiven Interposer besteht darin das die Chiplets wie ein kompakter Mono Die auftreten , bei High Core Count CPU heisst das ade UMA - NUMA bzw Gaming Mode , weil es nur einen Memory Controller im IO Chip gibt anstatt wir bisher beim TR zwei IMC bzw vier IMC beim EPYC , halt in jedem 8C Die einer .
Auch hat ein aktiver Interposer massive Vorteile bei der Latenz , Die to Die kostet bei TR und EPyc Zeit , bis zu 130 ns , per aktivem Interposer wären es 35 ns bei einer 64 C CPU und 27 - 28 ns bei zb 8-16 C und damit schneller als Intels Mesh mit 44 ns auf einem monolithic Die .
Der " missaligned Butter Donut " - quasi eine Form von Mesh , hat da geringere Latenzen als Intels einfach gehaltene Mesh Struktur

 

[ZeXes]

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Ich könnte mir sehr gut vorstellen, dass AMD einen 12 oder 16 Kerner für AM4 bringt, der wird aber dann als "R9" für teuer Geld verkauft. Denke auch der R7 3700X wird ein 8 Kerner sein, auf den ich doch sehr gespannt bin.

 

[Gerry1984]

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Sollen diese reinen Achtkern Compute Chiplets ohne IMC wie bisher aus zwei CCX zu je vier Kernen bestehen welche mittels IF verbunden sind und dann zwei dieser Compute Chiplets dann via IF an den IO/IMC Chip angebunden sein? Oder Soll dieses Chiplet monolithisch sein, also ein einziger CCX mit acht Kernen?

So wären jedenfalls für AM4 interessante Konfigs denkbar, allen voran eine APU mit einem Achtkern Compute Chiplet und einer Vega/Navi GPU. Und diese könnte man dann nutzen um eine primäre Nvidia GPU durch die APU als Ausgang durchzuschleifen und damit Freesync mit einer Nvidea GPU zu betreiben

Das geht ja schon mit Raven Ridge, nur ist da der CPU-Part ewas zu schwach.

Ich sehe dann einen R9 3900X mit 16 Kernen für ~600€, R7 3800X mit 12 Kernen für 480€ und R7 3700X mit 8 Kernen für rund 350€ als UVP. R5 und R3 wie gehabt mit 6 bzw. 4 Kernen. Später dann die APUs mit 4, 6 und 8 Kernen. Athlon wird dann wahrscheinlich auch als Vierkerner ohne SMT kommen, oder sie lassen dafür Raven Ridge noch länger in 12nm produzieren.

 

[MK-one]

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Beim EPYC Rome sollte das so aussehn , beim Ryzen 3XXX entsprechend kleiner ( keine 128 PCIe4.0 Lanes und Octa Channel.. )


und Ja , es lassen sich von 4-64 Kerne alle Konfigurationen zusammenstellen , die 8C Chiplets bleiben immer gleich , nur der System controller Chip wird jeweils angepasst , dh beim TR könnte man den vom EPYC Rome nehmen , müsste allerdings 64 PCI e Lanes deaktivieren und 4 Speicherkanäle , da könnte es schon sein das man einen seperaten entwickelt

Auch ein GPU Chiplet liesse sich einbinden bzw GDDR6 chiplets , das würde jedoch vermutlich einen neuen Sockel erfordern , obwohl , der Ravenridge passt ja auch auf AM4 ... , Erfahrungen hat AMD jedenfalls mit Fury und Vega gesammelt , die sitzen bereits auf einem ( passiven ) Interposer und derHBM wird damit angebunden .

Alles hängt davon an wie gut ein solcher (aktiver) Interposer funktioniert , der natürlich Geld kostet , je größer desto mehr denn es handelt sich um Silizium , beim 64 Kerner dürfte das 70 -80 Dollar ausmachen , beim Ryzen 3XXX 20 - 25 Dollar , eine APU mit GDDR 6 Speicher wäre dann sicher wieder teurer und läge oberhalb einer Ryzen CPU in den Herstellungskosten , jedoch könnte ich mir einen Konsolenchip damit gut vorstellen , obwohl man da vermutlich so günstig wie möglich produzieren will - 30 - 40 Dollar Aufpreis für einen aktiven Interposer könnten da schon zuviel sein .

 

[RawMangoJuli]

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ob das halb ausgemalte Z für 7(nm) steht ? xD

Ian Cutress auf Twitter: "You probably all know why I'm here… "

 

[PCGH_Raff]

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Bestimmt. Eigentlich gar nicht subtil, sondern recht deutlich.

MfG,
Raff

 

[DARPA]

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Ist eigentlich ne Uhrzeit bekannt? Gibts nen Stream?

 

[MK-one]

AW: AMD Next Horizon: Event nächste Woche - Zen 2 im Fokus?

wird garantiert gestreamt , beim letzten mal wurde es das ja auch YouTube

interessant ist , beim letzten mal - 13.12.16 , kam der Ryzen 1 am 01.03.17 raus .
Jetzt sind sie über einen Monat früher dran , könnte bedeuten das der EPYC Rome Anfang Februar raus kommt oder mitte Januar nach der CES .
Fängt das Event dort zwischen 8 - 10 Uhr morgens an , wirds hier zwischen 16.00und 18.00 werden , schätze ich mal .

Allerdings scheint AMD es spannend machen zu wollen AMD Next Horizon | Advanced Micro Devices - noch keine Details erkennbar ...
Entweden kommt ein großer Knall ,oder AMD verschiebt , kann ich mir aber nicht vorstellen ... , zu oft wurde der Termin von Lisa Su ( CEO AMD ) dazu angekündigt

 

[RawMangoJuli]

AW: AMD Next Horizon: Event nächste Woche - Zen 2 im Fokus?

Chiphell Lekas was wohl dran kommt

比屋定さんの戯れ言@Komachi auf Twitter: "[Chiphell] [CPU] zen2 预览 [url]https://t.co/QezKSIk07S
-Zen 2 Preview
1.IPC increased more than expected.
2.Improve AVX performance (although it is estimated that 512 is not supported).
3.4.7nm frequency preview (engineering sample frequency has been higher than expected)
(1/2)"[/url]


klingt erstmal ganz gut

bin auf die Frequenzen gespannt