Intel arbeitet am 10nm Prozess, beim 7nm Prozess will man nicht mehr auf Silizium setzen

[Superwip]

Intel wird diese Woche auf dem ISSCC (International Solid-State Circuits Conference) in San Francisco neue Pläne vorstellen wie man den 10nm Prozess realisieren will der vermutlich zwischen Ende 2016 und 2017 in käuflichen Produkten Anwendung finden wird ("Cannonlake"). Interessant ist das Intel anschließend anscheinend eine radikale Wende einläuten will, weg vom Silizium als Halbleitermaterial. Für den 7nm Prozess untersucht man wohl eine Reihe von Alternativen insbesondere III-V Halbleiter wie etwa Indium-Gallium-Arsenid (InGaAs). III-V Halbleiter könnten wesentlich höhere Schaltfrequenzen ermöglichen (Stichwort High-electron-mobility transistor) und eignen sich besser für elektro-optische Hybridschaltkreise (integrierte LASER-Dioden). Ein Nachteil sind vor allem die höheren Kosten (insbesondere bei großen Chips; das sprödere Material limitiert die Wafergröße). Zudem will man vermehrt auf 3D und "2,5D" Chipstapel setzen um die Packungsdichte zu erhöhen (aber das ist eigentlich schon länger bekannt, Stichwort Hybrid Memory Cube).

Interessant ist auch das man den 7nm Prozess wohl mit Hilfe von viel *Magie* nach wie vor mit 193nm UV Lithographie realisieren will da neue Lithographietechniken wie etwa EUV Lithographie nach wie vor unter diversen ungelösten Problemen leiden und ihre großtechnische Implementierung in jedem Fall mit sehr hohen Kosten verbunden wäre.

Intel forges ahead to 10nm, will move away from silicon at 7nm | Ars Technica

 

[PCGH_Thilo]

Nun ja: Intel auf der ISSCC: 10-nm-Technik auf gutem Weg, 7 nm möglicherweise noch ohne EUV-Litographie

 

[Superwip]

Tut mir leid aber das hätte ich wirklich nicht bei "sonstige News" erwartet, das ist doch offensichtlich eine CPU News?

Abgesehen davon das dort nichts von der Abkehr von Silizium erwähnt wird...

 

[wuselsurfer]

Abgesehen davon das dort nichts von der Abkehr von Silizium erwähnt wird...

Galliumarsenid ist aber brutal teuer, die Bearbeitung noch viel mehr.
Und die CMOS-Technik ist auch ein Problem wegen der geringeren Löcherleitfähigkeit der p-Schichten.

 

[Superwip]

Mit III-V muss man die klassische CMOS Technik aufgeben.

Alternative Techniken gibt es aber bereits (zumindest auf dem Papier) siehe etwa: Poet Technologies.

Teuer (bei gleicher Chipfläche...) ist es sicher aber vermutlich überwiegen die Vorteile. Es wäre jedenfalls eine echte Revolution und der erste Ernsthafte Versuch von der Verwendung von Silizium als Halbleiter in VLSI-ICs wegzukommen.

Beachtlich ist das sich mit HEMT Technik wenigstens einige zehn GHz erreichen lassen sollten also in dieser Hinsicht ein großer Sprung nach vorne. Das kann eine kleinere Chipfläche wettmachen. Zudem kann man mit der neuen Stapeltechnik eventuell auch III-V und Silizium Chips zu einem Multi Chip Package kombinieren und so eventuell etwa L3 oder L4 Cache auf Silizium auslagern oder die IGP...