Warum haben die bei diesen Hyper Mega Super Tollen High-End Premium Board KEINEN PCIe Slot Q-Release verbaut?
Kein Platz gefunden oder einfach VERGESSEN?
Nö, abgelöst: Asus hat jetzt einen Mechanismus im Slot, der automatisch entriegelt, wenn man die linke Seite der Grafikkarte zuerst rauszieht. Klinkt merkwürdig und ich bin echt gespannt, wie sich diese minimal-Toleranzen in der Praxis schlagen. Aber im ersten Moment funktioniert es ausgesprochen gut ist in engen Gehäusen sicherlich ein Fortschritt.
Für ein zweiten PCIe 16x @ 16x gibts doch gar nicht genug Lanes bei AM5.
Die CPU liefert 28 5.0 Lanes, davon gehen 4 für die Anbindung des IO-Hub ab - jedoch nur in 4.0 Geschwindigkeit. 16 werden für den PEG genutzt, von den verbliebenen 8 Lanes müssen 4 für den Primären M.2 genutzt werden. Die übrigen 4 Lanes können wahlweise für M.2 oder einen PCIe-Slot genutzt werden - optional auch gar nicht, oder es ist beides verbaut, aber es kann nur je eines genutzt werden.
Der X670(E) / X870E steuert weitere 12 PCIe 4.0 und bis zu 8 PCIe 3.0 Lanes hinzu.
Von den 4.0 Lanes wird mind. eine für den LAN gebraucht, und was dann sonst noch so angebunden werden soll / muss.
An den 3.0 Lanes hängt standardmäßig SATA, das in zweier Paaren deaktiviert werden kann - bis hin zu kompletter Deaktivierung.
Bedeutet: Nicht genug Lanes für 2x 16x
Bei LGA1700 könnte es evtl. möglich sein - Z790 soll zumindest 20 PCIe 4.0 Lanes haben, H770 auch noch 16, und jeweils +4 von der CPU -, nur hab ich da auch kein Board gefunden das dies nutzen würde - nicht mal 16 + 8, ohne das bei Verwendung des zweiten Slots auf 8+8 umgeschaltet wird.
Vielleicht, weil sie eh schon Probleme damit haben genug Lanes für das zu finden, was verbaut ist.
Für 10G reicht auch nicht mehr 1xPCIe 3.0.
Die versuchen da ja 2 PCIe Slots und 3 M.2 mit PCIe 5.0 anzubinden. Da der PEG nicht auf 4x reduziert wird, kann man nicht alle gleichzeitig nutzen. Man muss sich zwischen 3x M.2 oder 1-2x M.2 und den zweiten PCIe entscheiden.
Dann binden sie noch 2x M.2 PCIe 4.0 4x an, diesen SlimSAS mit 4x. Damit wären 12 der 12 PCIe 4.0 Lanes weg, wenn X870E wirklich nur ein umbenannter X670E ist.
2x LAN + 1x WLAN, sowie 4x SATA = 7 der 8 PCIe 3.0 Lanes sind auch weg.
Ich frage mich da, wie die USB4 untergebracht haben. Von den Anzahl der Lanes, bleibt für USB4 eigentlich nichts übrig. Explizit entscheiden was man nutzen will, muss man sich aber nur bei den PCIe 5.0 Gerätschaften. Zumindest sind das die einzigen, auf das ASUS auf ihrer Webseite eingeht, vielleicht steht noch was im Handbuch.
Evtl. mit irgendwelche Splitter, man verwendet ja nur selten alles gleichzeitig mit voller Leistung (und würde spätestens bei I/O-Hub <-> CPU auf PCIe 4.0 4x gebremst)?
Ich habe das Routing noch nicht physisch untersucht, aber rein von der Konfiguration her hängt der USB4-Controller an den CPU-Lanes #20-#23. Meiner Vorabanalyse nach ist es genau so, wie von dir befürchtet:
Der zweite M.2
und der dritte M.2
und der zweite ×16
streiten sich alle um die hinteren acht Lanes des primären ×16. Wer seine Grafikkarte voll anbinden will, kann keinen einzigen dieser Steckplätze nutzen, sondern ist auf den primären M.2 (5.0 von der CPU), den quartären und quintären (je ×4 4.0 vom Chipsatz) sowie "SAS"(=U.2/U.3, ebenfalls ×4 4.0 vom X870E) beschränkt. (Für die drei W-/LAN-Controller bleiben die PCI-E-3.0 des östlichen Promontory 21, am restlichen hängt noch 4× SATA.)
Wer kein U.2/U.3 nutzt, bekommt hier
weniger PCI-E-Erweiterungsmöglichkeiten als beim Strix B650E-F. Ich habe Asus schon mal gefragt, ob sie bis zum Launch noch ein anderes Muster samplen wollen. Das Problem scheint sich zwar quer durch die gesamte Produktpalette zu ziehen, aber bei günstigeren Boards gab es ja nie einen zweiten 5.0-M.2, der entfallen könnte.
Den Fotos von der Gamescom nach könnte der USB4-Controller bei Asrock übrigens auch an CPU-Lanes hängen, bei Gigabytes bestehendem B650E Pro USB4 ist dem definitiv so und von MSI habe ich zwar noch gar keine Specs gesehen, aber das bereits gezeigte X870 Tomahawk hat insgesamt deutlich mehr M.2, als mit exklusiver ×4-Anbindung nativ möglich wären. Ich würde auch da auf GPU-Sharing wetten, was man in der Preisklasse eher nicht machen würde, wenn man auf anderem Wege mit "2× 5.0 M.2" werben könnte, sodass auch hier USB4 via CPU naheliegt. Wenn sich diese Entscheidung überall durch die kompletten Portfolios zieht (weil es von AMD so vorgegeben wird?), sollten Nutzer von/Interessenten an zwei 5.0-SSDs also die Augen nach 600er-Angeboten offen halten, solange es noch welche gibt.
Bezüglich Intel: Den letzten Gerüchten zu Folge hat der Z890 24 Lanes, der B860 14. Also vier weniger als Z790 respektive gleich viel wie B760. Dafür nutzen Z890-Boards aber vier Lanes mehr von der CPU, sodass in beiden Fällen ein Gleichstand zur heutigen Generation rauskäme – und das liegen Z790-Boards ja SATA-bereinigt schon vier Lanes vor X670(E). Bislang sind die bei Intel im Schnitt langsamer, aber wenn Arrow Lake wie erwartet einen ×4-5.0-Link für SSDs bringt und umgekehrt AMD flächendeckend den zweiten für USB4 opfert, wäre Intel qualitativ auf Augenhöhe – und könnte den quantitativen Vorsprung auf acht Lanes ausbauen, denn natives TBT4/USB4 in der CPU gilt als recht wahrscheinlich, nachdem MTL das schon kann.
Das steht auf der Herstellerseite. Warum sollte Ryzen 8000 und damit wohl das Produkt das am ehesten NICHT auf so ein Board gesteckt wird, warum sollte ausgerechnet der den höchsten Speichertransfer ermöglichen? Kann mir das mal wer erklären?
Weil AMD den Speichercontroller von Ryzen 8000 in TSMC N4 fertigen lässt (ITRS-7-nm-Klasse) und den von Ryzen 9000 in N7 (ITRS-10-nm-Klasse). Zudem ist Ryzen 8000 auch noch monolithisch, lässt das IF also nur auf dem Silizium und nicht über ein Substrat mit drastisch schlechterer Signalqualität laufen und sollte entsprechend häufiger >6 GT/s synchron erreichen. Falls du du dich jetzt in zweiter Runde fragst, warum AMD das so macht: Die allgemeine Interpretation lautet "ist günstiger".