ruyven_macaran
Trockeneisprofi (m/w)
1. Gerade bei einem IMC bringt größerer Cache weniger, da Cache misses = Speicherzugriffe nicht so schwer wiegen, wie bei einem FSB Design (u.a. deswegen konnte AMD sich jahrelang die im Vergleich zu Pentium4&D kleinen Caches erlauben)
2. Mehr Cache mag mehr Leistung bringen, kostet aber auch enorm viel Transistoren. Bei der derzeitigen Zusammenstellung verbraucht der Cache etwas mehr Fläche, als die Recheneinheiten. Wenn man vor der Wahl steht, die doppelte Anzahl Recheneinheiten oder die doppelte Menge Cache unterzubringen, wird schnell klar, was mehr Leistung bringt. (Effizienz ist ggf. ein anderes Thema)
3. (2nd&3rd lvl) Cache ist eines der Elemente, das bei HT nicht doppelt vorliegt. Der 1st lvl cache wird iirc geteilt, d.h. jeder virtuelle Kern hat zwar seinen eigenen Bereich zu Verfügung, der ist aber nur halb so groß, wie der im non-HT-Betrieb. Daraus resultiert garantiert kein Geschwindigkeitsgewinn.
ja, darüber wundere ich mich auch seit dem bekanntwerden dieser daten. vielleicht wurde die Tdp auch nur anders errechnet als sonst, um den kunden nicht mit hohen zahlen zu erschrecken
Hmm - nicht auszuschließen, aber in der Vergangenheit hatte man wenigstens den Anstand, dass dann auch anders zu nennen (z.B. ACP). Auch ist der maximale Stromverbrauch durch die Infrastruktur begrenzt (man erinnere sich an die AM2+ Mainboards, die beim Einsatz einer 140W CPU in Rauch aufgehen), d.h. eine andere Rechenweise hilft einem nur weiter, wenn man für die alten (/echten) Volllastszenarien eine Taktsenkung oder ähnliches integriert. (was imho dann doch etwas sehr spekulativ wird)
Das wären dann aber enorme Verbesserungen, die alles, was in den letzten 1,5 Jahren zusammen geboten wurde, weit in den Schatten stellen würden. Und mit Selektion kann man keine großen Stückzahlen für mehrere Modelle zusammen bekommen.
Hoffen wir auf Tests.
, ich bin gespannt
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