TSMC stellt 2-nm-Prozess vor: Mit 30 Prozent geringerem Energieverbrauch 2025

[PCGH-Redaktion]

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TSMC hat im Rahmen des hauseigenen "Technology Symposium" seinen N2-Prozess vorgestellt. Das 2-nm-Verfahren soll ab 2025 in Produktion gehen und einen gegenüber N3E 30 Prozent geringeren Stromverbrauch ermöglichen. Die Packdichte steigt allerdings nur wenig.

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[BigBoymann]

Naja, haut mich jetzt nicht vom Hocker, 10-15% Mehrleistung, oder 30% geringerer Verbrauch? Besser als nichts, aber nichts was einen jubeln lassen sollte. Ich glaube man erkennt nun so langsam, dass man sich dem Ende der derzeitigen Techniken nähert und irgendwo ist dann auch mal Schluss.

Hoffentlich wird man neue Techniken bald serienreif haben, damit wir auch 2030 noch über Zugewinne im zweistelligen Prozentbereich jubeln dürfen. Graphen und wie sie alle heißen, versprechen ja zumindest eine Möglichkeit zu sein.

 

[raPid-81]

Naja, haut mich jetzt nicht vom Hocker, 10-15% Mehrleistung, oder 30% geringerer Verbrauch? Besser als nichts, aber nichts was einen jubeln lassen sollte. Ich glaube man erkennt nun so langsam, dass man sich dem Ende der derzeitigen Techniken nähert und irgendwo ist dann auch mal Schluss.

Hoffentlich wird man neue Techniken bald serienreif haben, damit wir auch 2030 noch über Zugewinne im zweistelligen Prozentbereich jubeln dürfen. Graphen und wie sie alle heißen, versprechen ja zumindest eine Möglichkeit zu sein.

Es ist der erste GAA-Transistor Prozess von TSMC, da würde ich nicht davon ausgehen dass das so optimiert ist wie die schon deutlich ältere FinFET Technologie. Außerdem ist der Performance / Verbrauch Sprung vergleichbar mit bisherigen Prozess-Node Sprüngen.

Wir sind noch lange nicht am Ende vom Silizium, es wird weiter verkleinert, Chiplets setzen sich durch, es gibt Packaging / 2.5D / 3D Stacking, PowerVia kommt noch, da geht noch was.

 

[Rollora]

Es ist der erste GAA-Transistor Prozess von TSMC, da würde ich nicht davon ausgehen dass das so optimiert ist wie die schon deutlich ältere FinFET Technologie. Außerdem ist der Performance / Verbrauch Sprung vergleichbar mit bisherigen Prozess-Node Sprüngen.

Wir sind noch lange nicht am Ende vom Silizium, es wird weiter verkleinert, Chiplets setzen sich durch, es gibt Packaging / 2.5D / 3D Stacking, PowerVia kommt noch, da geht noch was.

Schon, aber wenn der Verbrauch weiter hochgeht hilft das wenig.
Wenn ein neuer Prozess 50% mehr Tranisstoren pro Fläche zulässt, aber nur 20% Verbrauchseinsparungen, dann wird das langfristig zum Problem.
Das ist der Grund, warum die Performancessprünge im GPU Bereich immer kleiner werden oder über den Stromverbrauch realisiert werden.

 

[raPid-81]

Schon, aber wenn der Verbrauch weiter hochgeht hilft das wenig.
Wenn ein neuer Prozess 50% mehr Tranisstoren pro Fläche zulässt, aber nur 20% Verbrauchseinsparungen, dann wird das langfristig zum Problem.
Das ist der Grund, warum die Performancessprünge im GPU Bereich immer kleiner werden oder über den Stromverbrauch realisiert werden.

Seltsamer Rückschluss, das liegt ja an den Designern und nicht am Prozess. Wenn ein neuer Prozess 10-15% Mehrleistung, ODER 30% geringeren Verbrauch ermöglicht, und sich die CPU/GPU Designer nur für die Mehrleistung entscheiden, dann ist das nicht dem Prozess geschuldet.

 

[gerX7a]

Naja, haut mich jetzt nicht vom Hocker, 10-15% Mehrleistung, oder 30% geringerer Verbrauch? Besser als nichts, aber nichts was einen jubeln lassen sollte. Ich glaube man erkennt nun so langsam, dass man sich dem Ende der derzeitigen Techniken nähert und irgendwo ist dann auch mal Schluss.

Hoffentlich wird man neue Techniken bald serienreif haben, damit wir auch 2030 noch über Zugewinne im zweistelligen Prozentbereich jubeln dürfen. Graphen und wie sie alle heißen, versprechen ja zumindest eine Möglichkeit zu sein.

Hier scheinst du die Fortschritte bei neuen Nodes in den letzten Jahren zu verkennen, d. h. hier gibt es keinen Grund "enttäuscht" zu sein, mal abgesehen davon, dass der technische Aufwand immer größer wird und Leistungsexplosionen vorerst per se nicht zu erwarten sind.
Nachfolgend einige TSMC-Beispiele gemäß Performance bei ISO-Power:
N7 (7FF) vs. 16FF+ : +30 % *)
N5 vs. N7 : +15 %
N3 vs. N5 : +15 % **)
N2 vs. N3(E) : +15 %
Letzten Endes bewegen sich die Zugewinne des N2 mit GAAs also im seit Jahren üblichen Rahmen. Eigentlich ist es eher im Gegenteil schon verwunderlich, dass das mit Silizium und auf elektronischem Wege noch eine ganze Weile so weiterzugehen scheint, wenn man bedenkt, in welchen Größenordnungen wir uns mittlerweile bewegen.


*) Der Wert ist jedoch nur deshalb so groß, weil der 10FF hier als Vergleichsobjekt übergangen wird, der ggü. dem 16FF+ bereits +20 % Performance bei ISO-Power erreichen soll gemäß TSMC.

**) TSMC gibt hier eher +10 bis +15 % an.
Beim N3E handelt es sich im Wesentlichen um eine kostenoptimierte 3nm-Variante, die auf einige EUV-Lagen verzichtet und den Node damit günstiger machen soll bei nur geringen Flächenverlusten. Die mit derartigen Prozessen verbundenen immensen Entwicklungs- und Wafer-Kosten machen den übrigen Marktteilmehmern zunehmend zu schaffen.

 

[Rollora]

Seltsamer Rückschluss, das liegt ja an den Designern und nicht am Prozess. Wenn ein neuer Prozess 10-15% Mehrleistung, ODER 30% geringeren Verbrauch ermöglicht, und sich die CPU/GPU Designer nur für die Mehrleistung entscheiden, dann ist das nicht dem Prozess geschuldet.

Ja. Das Problem ist:
Angenommen du baust eine GPU auf ca 200mm2. Du kriegst auf dieser Fläche mit jedem Schritt 50% mehr Transistoren hin, bei gleichzeitig 50% mehr verbrauch hat man mehrere Optionen:
Takt runter
gleich weniger Transistoren=kleinerer Chip
usw.
Also wird man qm Ende immer weniger "gewinnen", gleichzeitig szeigen quch die Kosten pro Chipfläche. Führt dazu, dass die Sprünge irgendwann so jlein sind, dass sie kaum mehr Relevanz haben und dennoch teuer.

Zumal mehr Transistoren nicht unbedingt mehr Leistung bedeuten, es können ja quch neue Features sein ( Tensor Cores, RT Einheiten).

Aktuell zeigt sich halt, dass der Weg ein Ende hat, wenn man nicht den Verbrauch hochschießen möchte

 

[Stefan51278]

Ich finde ja, dass das Leistungsplus von TSMC bisher eigentlich immer ganz in Ordnung war und verbunden mit klugen Chipdesigns auch in den kommenden Jahren wahrscheinlich noch schöne Dinge in unsere Geräte wandern werden. So groß kann der Hunger auch nicht sein, wenn Nvidia freiwillig eine ganze GPU-Generation lang auf den führenden ProcessNode verzichtet. Was mir mehr Sorgen bereitet ist der unglaublich inflationäre Waferpreis, weil es auch immer weniger ernstzunehmende Konkurrenz gibt. Was bringt es, wenn z.B. die Playstation6 auf 2nm++ läuft und eine Wahnsinnsleistung hat, aber leider erst zur UVP von 999€ erhältlich ist? Eher wenig.

Der steigende Stromverbrauch ist aber hier weniger TSMC vorzuwerfen, Apple macht es ja vor, wie man auch mit wenig Verbrauch aus diesen Prozessen sehr viel Leistung herausholen kann, die haben nur wenig Interesse an Gaming und Gamer wenig Interesse an Apple, aber als Arbeitskisten sind die flott, leise und der Akku hält ewig?

 

[raPid-81]

Ja. Das Problem ist:
Angenommen du baust eine GPU auf ca 200mm2. Du kriegst auf dieser Fläche mit jedem Schritt 50% mehr Transistoren hin, bei gleichzeitig 50% mehr verbrauch hat man mehrere Optionen:
Takt runter
gleich weniger Transistoren=kleinerer Chip
usw.
Also wird man qm Ende immer weniger "gewinnen", gleichzeitig szeigen quch die Kosten pro Chipfläche. Führt dazu, dass die Sprünge irgendwann so jlein sind, dass sie kaum mehr Relevanz haben und dennoch teuer.

Zumal mehr Transistoren nicht unbedingt mehr Leistung bedeuten, es können ja quch neue Features sein ( Tensor Cores, RT Einheiten).

Aktuell zeigt sich halt, dass der Weg ein Ende hat, wenn man nicht den Verbrauch hochschießen möchte

Ich verstehe was Du meinst, aber das liegt ja wie gesagt an den Designern und ist nicht dem genutzten Prozess geschuldet.

Als stark vereinfachtes Beispiel: beim Prozess-Wechseln von 7nm auf 5nm hätte man einfach die 30% weniger Verbrauch nehmen können, dann wäre man bei gleicher TDP schneller. Aber das reicht dann eben nicht für 50% Leistungsplus zur vorherigen Gen...

Besonders gut sieht man das aber bei den Low-End Karten, die sind schon sau-effizient.
1080ti vs 3060ti
250W vs 200W (max 250W)
100% vs 110% Performance im Schnitt

Da allerdings die Spiele immer anspruchsvoller werden reicht diese Leistung eben nicht ewig. Also irgendwo muss man Abstriche machen...

 

[PCGH_Torsten]

Naja, haut mich jetzt nicht vom Hocker, 10-15% Mehrleistung, oder 30% geringerer Verbrauch? Besser als nichts, aber nichts was einen jubeln lassen sollte. Ich glaube man erkennt nun so langsam, dass man sich dem Ende der derzeitigen Techniken nähert und irgendwo ist dann auch mal Schluss.

Hoffentlich wird man neue Techniken bald serienreif haben, damit wir auch 2030 noch über Zugewinne im zweistelligen Prozentbereich jubeln dürfen. Graphen und wie sie alle heißen, versprechen ja zumindest eine Möglichkeit zu sein.

Es sind keine stellaren Werte, aber auch keine besonders schlechten. Intel hat Anfang der Woche 21,5 Prozent oder 40 Prozent weniger Verbrauch für Intel 4 gegenüber Intel 7 angekündigt. Man darf nicht vergessen, dass es sich um Angaben zu einzelnen Transistoren handelt – die können bei gleichem Verbrauch 15 Prozent höher Takten. Für ganze Chips zählt vor allem die Transistordichte: Normalerweise kann man bei einem neuen Fullnode um die 100 Prozent mehr Transistoren auf gleicher Fläche unterbringen und somit selbst bei gleichbleibender Verlustleistung (um von 30 Prozent Einsparung auf 50 Prozent Einsparung zu kommen, müsste man wohl den Takt um 10 Prozent senken) durchaus 80 Prozent Mehrleistung auf Produktebene erreichen.

Merkwürdig ist aber, dass Tomshardware hier gerade mal eine Skalierung von 1,1 (also +10 Prozent) und ebenso miserable 1,3 für N3 gegenüber N5 angibt. Das wären nur 43 Prozent mehr Transistoren für N2 gegenüber N5 und somit gerade einmal ein Half-Node-Sprung, während der Branchenstandard eben lange Zeit 2,?× war. TSMC unterläuft das zwar nahezu immer, aber das hier genannte (und in der TSMC-Pressemitteilung nicht auftauchende) muss fehlerhaft sein.

 

[gerX7a]

Bei den dort zitierten Werten bzgl. der Fläche von ~1,3x beim N3E vs. N5 und > 1,1x beim N2 vs. N3E handelt es sich anscheinend um offizielle Angaben von TSMC. AnandTech hat das etwas besser aufgeschlüsselt: "Chip density published by TSMC reflects 'mixed' chip density consisting of 50% logic, 30% SRAM, and 20% analog."

TSMC Unveils N2 Process Node: Nanosheet-based GAAFETs Bring Significant Benefits In 2025

www.anandtech.com