ein 16 -32 kerner ohne E Cores mit min. 64 pcie 5 lanes, wäre mal ein guter anfang,
Ein Analyseversuch kommt auf 80 Lanes.
Absolute Reticle Limit
www.angstronomics.com
Allerdings kann ich nicht einmal näherungsweise nachvollziehen, wie die auf den Wischi-Waschi-Fotos, die sie als Quellen angeben, mehr als die eigentlichen Kerne erkennen wollen. Ich weiß nicht, ob die sich weitere Details aus den Finger gesaugt und etwas merkwürdig geraten haben oder ob sie schlicht Wissen aus weiteren Quellen nutzen, die sie nicht angeben wollen, aber würde vorerst noch abwarten was z.B. die Lane-Anzahl angeht.
Die gezeigten Strukturen, die je 16 Lanes liefern sollen, gibt es beim großen Sapphire Rapids jedenfalls achtmal pro Sockel und dem werden 64 bis 80 Lanes zugeschrieben. 8× 16 ergibt aber [strenggeheime Redakteursmystik] 128 Lanes. Ich weiß nicht, wie gut die Sapphire-Rapid-Die-Shot-Interpretationen abgesichert sind, aber ich würde mal raten: Da hat jemand I/O-Einheiten gezählt und vergessen, dass PCI-Express je Lane einen Up- und einen Downlink hat. 16 Einheiten also nur acht Lanes entsprechen. (Dazu passen auch je zwei zwischengeschobene Logikeinheiten, denn Intel erlaubt meist Bifurcation bis auf ×4-Niveau, braucht also einen Link-Controller je vier Lanes und nicht deren zwei für ×16).
34... warum ausgerechnet 34?
Mein nächstes System braucht 17 Kerne, damit ich die lächerlichen 16-Kerner nass machen kann.
Aber 18 Kerne wären natürlich schon wieder zu viel des Guten.
Also Intel, wo ist euer halbierter 34c Raptor-Lake-S für den Desktop??
Derart krumme Zahlen ergeben sich aus Intels Mesh-Topologie. In diese werden nicht nur Kerne eingebunden, sondern auch I/O- und sonstige Einheiten als weitere Tiles. Oben genannte Analysten rechnen mit einer 7×9-Mesh, was gut zu den Kernen auf den Wafer-Fotos passt. Von diesen 63 möglichen Tiles sind aber nur eben nur 34 das, was naheliegenderweise als klarste und größte Struktur den P-Kernen zugeordnet wird, die anderen 29 haben andere Funktionen. Laut obigen Analysten:
- 4 RAM-Controller zu je 2× 64 Bit ("Dual Channel", bei DDR5 aber eigentlich Quad): Sehr plausibel
- 1 DMI-Bereich zu I/O-Hub-Anbindung: Fraglich, warum Intel den getrennt von PCI-E machen sollte, wenn sie ×16-Tiles haben?
- 5 PCI-E-Controller zu je 16 Lanes: Siehe oben – ich weiß nicht, wo die "5" herkommt und ich zweifle die "16" an.
- 3 UPI-Links: das wäre nur für Quad-CPU-Systeme sinnvoll und diesen schwindenden Markt bedient eigentlich Sapphire Rapids selbst
- 2 Accelerator-Bereiche: Deckt sich relativ zu den Kernen mit Sapphire-Rapids-Interpretationen
Vielleicht sind 2 einfach nur Reserve-Silizium, und für den Markt nur 32 vorgesehen.
Oder er hat einen Dual-Core-Modus, in dem man 32 Kerne (plus alles was dazu gehört) zwecks Stromsparen komplett abschalten kann.
Teildeaktivierte Versionen sind ohnehin zu erwarten. Sapphire Rapids hat zum Beispiel 4× 15 Kerne, soll aber wohl im regulären Markt mit einem 56-Kern-Topmodell starten mit vollständigen 60ern nur für handverlesene Kunden. 34 physisch vorhandene P-Kerne sind nach dieser "zufälligen", öffentlichen Sichtung aber wohl endgültig gesichert.
! Oh, hab ich das jetzt geleakt oO?
