News PCGH antwortet: Diese CPU-Kern-Aufteilung wird bei Meteor Lake erwartet

[PCGH-Redaktion]

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[Olstyle]

Nicht P- und E-Dies die man frei mischen kann? Das wäre für mich die offensichtliche Lösung.

 

[PCGH_Torsten]

Es gab ein Gerücht, dass zwei unterschiedliche Arten von E-Cores auflistete und einige wenige davon im SoC-Teil sah. Ich vermute aber, dass das ein Irrtum beziehungsweise eine verwechslungsträchtige Bezeichnung war: Seit der Skylake-Generation/Sunrise Point nutzt Intel auch für die IME x86-Technik und verbaut weitere, extrem simple Rechenkerne im PCH. Möglich, dass diese an die E-Core-Entwicklung angelehnt sind. Dass dieser Aufgabenbereich mit Meteor Lake in den Prozessor wandert, deutet die "SoC"-Tile-Bezeichnung zumindest an.

Aber diese Kerne (ich glaube, es sind aktuell drei Stück) haben weder nennenswert Rechenleistung, noch sind sie für das Betriebssystem überhaupt sichtbar, ähnlich wie die ARM-Bereiche von Ryzen-CPUs. Die für Windows und Anwender vorgesehenen (normalen) E-Cores sehen alle Leaker bislang auf dem Compute-Tile und fertigungstechnisch erscheint dies auch sinnvoll: Die Hybrid-Architektur allgemein und wohl auch Meteor Lake insgesamt sind eine mobile-first-Entwicklung und streben nach maximaler Effizienz bei einfachen Rechenaufgaben. Dazu muss man für die E-Cores aber auch den neuesten, effizientesten Fertigungsprozess verwenden. Eine Auslagerung in billigere CPU-Tiles ist nicht möglich beziehungsweise wäre auch im Desktop nur nach einem Backport denkbar, der zusätzlichen Entwicklungsaufwand mit sich bringt.

Für eine freie Mischung müsste es außerdem verschieden große E-Core-Tiles geben und da bekommt man irgendwann Problme mit dem Handling und dem Verhältnis aus genutztem Silizium zu Verschnitt. Die-Shots zu Folge ist ein aktueller RPL-E-Core-Cluster schätzungsweise 13 mm² klein und für Meteor Lake würde ich trotz neuer Architektur im Zuge der neuen Fertigung noch weniger erwarten. Um beispielsweise die Größe oder besser Winzigkeit eines AMD MCD (Navi-31-Speichercontroller-/Cache-Chiplets, 37,5 mm²) zu erreichen, müsste Intel dann rund vier Cluster auf ein Tile packen. Das wäre aber schon der erwartete Vollausbau, würde also kein Skalieren und Mischen mehr erlauben.


(Hmmm. Mit dieser Antwort auf die Frage zur Antwort hat @PCGH_Thilo dann wohl direkt die nächste Leserinteraktion, die er als Meldung auskoppeln kann.^^)