Korrekt, wenn einer überlegt sich eine 64 Core CPU zu holen (bei den Kosten) dann wird die SingleCore Leistung wohl eher nebensächlich sein. Also das Anwendungsgebiet von wenigen Kernen und hohem Takt ist glaube ich im Serverbereich so gut wie nicht vorhanden.
AVX512 ist natürlich weiterhin ein Argument für Intel, aber könnte man das nicht besser mit Xeon Phi lösen? Sind doch Erweiterungskarten? die extrem auf diese Art optimiert sind, oder?
Ansonsten sehe ich die AMD Riege so dermaßen weit vorne, bei der IPC und dem Takt in Verbindung mit der Anzahl der Kerne kommt man ca. auf die doppelte Leistung im Multicorebereich bei ca. 40% der Kosten, also bekommt man mehr als die vierfache Leistung fürs Geld. Dazu kommt die Platzersparnis und der fast halb so hohe Stromverbrauch.
Xeon Phi wird nicht mehr weiterentwickelt und die letzten anderthalb Generationen sind gar nicht als Karte, sondern nur gesockelt erschienen. Die neuesten Phis für einen Opteron-Server wären also von 2013 – und obendrein unterscheidet sich der AVX512-Phi-Befehlssatz auch nocht leicht vom AVX512 der normalen Xeons.
Ich wäre aber nicht überrascht, wenn selbst AVX-lastiger Code auf beinahe doppelt so vielen AVX2(56)-Einheiten schneller ausgeführt werden kann als mit AVX512-Unterstützung. Die doppelte Rechenleistung pro Takt gibt es ja auch bei Intel nicht gratis, Skylake SP muss den Takt bei AVX512-Ausführung deutlich senken um die TDP einzuhalten. Zwar steigt auch die Effizienz spürbar, aber den bisherigen Angaben zu Folge hat Rome nicht nur einen deutliche Leistungs- sondern auch Effizienzvorsprung. Der könnte durchaus reichen, um sich eine Bearbeitung des gleichen Problems mit AVX2 leisten zu können und trotzdem noch vorne zu liegen.
Den einzigen klaren Vorteil, den ich bislang irgendwo für Skylake finden konnte, ist der große homogene Cache. Die Prefetcher arbeiten bei Rome wohl ganz gut, aber wenn doch ein Cache-Zugriff jenseits des eigenen CCX nötig ist, sind die Latenzen laut Anandtech ähnlich hoch wie für einen DRAM-Zugriff. Das kann Skylakes Mesh viel besser. Aber es gibt nicht viele Anwendungen in denen soviel Cache von einer Anwendung exklusiv genutzt wird und die, die es gibt, profitieren oft auch von riesigem DRAM, der wiederum eine Epyc-Stärke ist.
Was ich momentan vermisse ist die Information, ob alle acht Die-Plätze besetzt sein müssen oder das Design auch mit weniger als Vollbestückung funktioniert...
Klar, der 7642 (3/4 der Kerne, aber voller Cache) wird auf Vollbestückung basieren, aber beim 7552 (3/4 der Kerne, 3/4 des Caches) könnte man sich eben auch zwei Chiplets gespart haben.
Funktional können die zusätzlichen Positionen komplett deaktiviert werden. Ob AMD dann auch die Chiplets weglässt weiß ich aber nicht – bei Rzyen 3000 machen sie es, bei den bisherigen Threadrippern haben sie bekanntermaßen darauf verzichtet.
Ja, es ist schön zu sehen, dass AMD, die bislang immer einen Nachteil bei der Fertigung hatten und seit einigen Jahren auch noch von anderen abhängig sind, endlich auch mal einen kleinen Vorteil daraus ziehen.
Zen 3 ist natürlich schon fertig und wird nun getestet. Wie das üblich ist ca 1 Jahr vor Release. Vermutlich die letzte oder vorletzte AM4 µArch bevor auf DDR5 umgestellt wird (außer bei Kombi-Controller).
Nächstes Jahr um diese Zeit wird wohl Zen 4 fertig sein. Für 2021. Eventuell schon in 5nm
Die Frage ist natürlich immer mit welchen Verbesserungen die CPUs aufwarten.
Zen 3 hat hauptsächlich einen leicht überarbeiteten PRozess und somit bessere Effizienz und Taktraten - aber hat man auch am Core was geändert? Ab wann wird man AVX 512 - Intels letzte Domäne derzeit - in Angriff nehmen?
TSMCs 5nm ist voll im Plan, ebenso wie 3nm. Wobei 3nm eher mit Intels 7 nm vergleichbar ist und für größere Prozessoren wohl nicht vor 2023 zu erwarten ist.
Wirds 8Kerner+integrierte GPU auf einem Monolithischen Die für Laptops geben?
Bislang ist über den Aufbau der APUs nichts sicheres bekannt, es wird aber allgemein von Nutzung der gewohnten Chiplets ausgegangen. Ob auch der I/O-Die 1:1 übernommen wird oder ob im aktuellen Substrat oder dem aktuellen I/O-Die schon die nötigen Anschlüsse für die Grafikausgabe eingeplant sind, müssen wir abwarten. Die Idee eines über eine interne high-Speed-Schnittstelle angebundenen reinen Grafikprozessors stand jedenfalls schon vor 5-6 Jahren im Raum.
Ich sehe nur die Aussage von Ian, dass Dummys für die mechanische Stabilität nötig sind. Allerdings ist nicht klar, ob das eine Einschätzung oder eine von AMD erhaltene Information ist. Einschätzung von Ian sind für sich genommen zwar schon ziemlich viel wert, aber zumindest die Desktop-Modelle hat AMD eindeutig so konzipiert, dass sie auch mit unbesetzten Positionen stabil sind und bei Epyc müsste die freitragende Fläche durch ein fehlendes Chiplet um Faktor 10 kleiner sein als bei den bisherigen Threadripper.
Wenn wir schon bei Zen3 sind, hat man da schon was gehört?
Ich denke Mal, dass man bei Zen3 die 7nm Fertigung dann auch im IO Chip realisiert. Dazu ein paar Verbesserungen bei der Fertigung und ich denke Mal dass der Cache vielleicht nochmal verbessert wird. Dann wird man vielleicht den Takt der CPU wie auch des IO nochmal hochschrauben konnen (auch wenn ich keine Wunder erwarte). Insgesamt glaube ich einfach werden vielleicht nochmal 15% rauskommen. Das ist dann auch schon ein hartes Brett für Intel, selbst mit 10nm werden die nicht einfach vorbeiziehen können. Aktuell sieht man zwar einen massiven Anstieg der IPC dafür aber eine fast noch signifikantere Absenkung der machbaren Taktraten und dass trotz 10nm. Wenn Intel das nicht in den Griff bekommt wird selbst 10nm nicht reichen um Zen2 zu schlagen, geschweige denn den fast zeitgleichen Zen3.
Es wurden zwar schon mutmaßliche Zen3-Einträge in Datenbanken gesichtet, aber es gibt noch keine konsistenen Leaks zu den Eigenschaften. Das meiste, was verbreitet wird sind Mutmaßungen was sinnvoll/wünschenswert wäre. Ich persönlich würde von deutlich weniger als 15 Prozent Mehrleistung pro Kern ausgehen, aber wenn man den Stromverbrauch des I/O-Chip in den Griff bekommt, könnte man vor allem in der Epyc-Mittelklasse mehr Kerne ins gleiche Power-Budget quetschen.
Ich dachte der I/O-Chip auf den CPU's wäre in 12 NM bei GF gefertigt und der für x570 in 14 NM
Bei 19 Modellvarianten der EPYCS ist mir klar warum keine Chiplets mehr für den 3900x übrig sind
Hoffentlich erreicht AMD damit endlich den großen Erfolg und die Marktanteile die sie verdient haben
Verwirrende Formulierung:
Der I/O-Chip von Matisse wird in 12 nm gefertigt, der von Rome aber ebenso wie der X570 in 14 nm. Was einen interessanten Fragen zur Entwicklung liefert. Wurde der X570 vor Matisse konzipiert? Sollte Matisse ursprünglich mit 14 nm für ASMedia-I/O-Hubs erscheinen, aber man musste kurzfristig eine hauseigene Alternative finden und weil nur 12-nm-Kapazitäten verfügbar waren, hat man Matisse ein Upgrade verpasst und die bereits gefertigten I/O-Dies auf's Mainboard abgeschoben? Steckt im Matisse-I/O-Chip doch mehr weiterentwickelt als bislang gedacht, zum Beispiel weil er schon für Grafikeinheiten vorbereitet ist, während der X570 einfach nur ein Ausschnitt des Rome-I/O-Chips ist?
Vermutlich wird wieder niemand bei AMD diese Fragen beantworten