Das Rätsel um die "nanometer" Der 8auer zeigt Intels und AMDs(TSMCs) FinFETs

[pseudonymx]

Gibt bestimmt einige Leute die sich mit den Fertigungsprozessen von CPU Nanostrukturen gut auskennen und wenig mit den neuen Informationen anfangen können, für alle Freaks für mich die ein wahnsinniges Interesse an sowas haben, aber einfach net das knowhow haben.... Lasst euer Hirn explodieren:

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Ich muss sagen das ändert meine ganze Vorstellung von Modernen Nanostrukturen (zu Intels 22nm Tri-Gate Struktur hat Der 8auer ja schon vor einiger zeit ein Ähnliches Vodeo gebracht)

Vorallem das 7nm nicht besser kleiner oder schneller sein MUSS als z.b 14nm wird hier denke ich klar deutlich...

Was meint Ihr?

 

[Gsonz]

Ich finde das auch interessant, irgendwo habe ich auch mal gelesen dass Intels 14nm+++ mit dem 10nm Verfahren von TSMC vergleichbar ist.
Die Angaben im nm sind zu großem Teil auch einfach nur Marketing würde ich sagen.

 

[Schori]

Die nm Angaben sin im großen ganzen nur noch Namen für den Vertigungsprozess. Irgendwo im Chip können durchaus Abstände zwischen Bauteilen nur die Namensgebenden nm sein, ein Transistor z.B. lässt sich aus physikalischen Grunden nicht beliebig verkleinern.

 

[Duke711]

Es ist auch die Frage was man sich überhaupt anschaut. Denn die Angaben beziehen sich nicht auf alle Transistoren. Schlecht ist im Video gewesen, dass man sich eher das falsche angeschaut hat. Der L1 Cache wird meistens nicht auf die kleinsten Strukturen getrimmt, sondern eher der Logikeinheiten. Kein Wunder dass da von Intel kein Statement folgte, das man es einfach nicht für ernst genommen hat.

 

[pseudonymx]

naja der grund Warum man sich cache und keine logics anschaut wurde ja genannt... und von AMD kam ja ne antwort....eine durchaus zufriedenstellende wie ich finde. Geht in dem Video ja net darum jemanden irgend etwas abzureden, Roman sagt ja das man mit so nem "schlichten" querschnitt nur ein Maß sehen kann das so gut wie nichts aussagt. DAs interessante für vorallem seine Community bzw zuschauer ist ja das sehen einer solchen struktur... nicht wer wie wo was besser oder schlechter macht

 

[Lexx]

Die nm Angaben sin im großen ganzen nur noch Namen für den Vertigungsprozess. Irgendwo im Chip können durchaus Abstände zwischen Bauteilen nur die Namensgebenden nm sein, ein Transistor z.B. lässt sich aus physikalischen Grunden nicht beliebig verkleinern.

Ja. War ein aufschlussreicher Artikel in der letzten Print.

 

[DKK007]

Wobei FinFet schon alt ist, das gab es schon bei Intels 14 nm.

Die Zukunft lautet Gate-all-around (GAA) für den perfekten Transistor.

3 nm Gate-All-Around: Samsungs neue Chips bieten massives Leistungsplus

Gate-All-Around ist auf der Zielgerade. Der nächste große Meilenstein in der Chip-Fertigung wird bei Samsung für 3-nm-Lösungen genutzt.

www.computerbase.de

Fertigungsverfahren: TSMC setzt ab 2 nm auf Gate-all-around (GAA)

Bei 3 nm will TSMC den Schritt zu neuen Fertigungsverfahren noch umgehen, bei 2 nm kommen sie aber nicht mehr daran vorbei: GAA übernimmt.

www.computerbase.de

 

[scorplord]

Seit dem die Transistoren nicht mehr planar gefertigt werden sondern z.B. als FinFETs ist die nm Angabe rein auf die theoretische Platzersparnis im Vergleich zum planaren bezogen.

Und generell ist das eine sehr schwammige Angabe da sich auch früher nur auf ein bestimmtes Teil eines Transistors bezogen wurde aber nicht alle Strukturen gleichmäßig verkleinert werden.