News Neuer Weltrekord: G.Skill erreicht DDR5-12700+ mit Trident Z5

[PCGH_Sven]

G.Skill und Asus haben gemeinsam mit dem amerikanischen Profi-Overclocker "Seby" einen neuen Overclocking-Weltrekord für DDR5-Arbeitsspeicher aufgestellt und dabei erstmals eine Speichergeschwindigkeit von 12.772 MT/s erreicht.

Was sagt die PCGH-X-Community zu Neuer Weltrekord: G.Skill erreicht DDR5-12700+ mit Trident Z5

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[DrXen]

Interessant wäre ob wir mit GDDR oder gar HBM Speicher nicht besser dran wären mit steigenden CPU-Kernen. Die Bandbreite wäre deutlich besser und mit einem hohen Cache auf der CPU wäre die schlechtere Latenz schlicht egal.

 

[Incredible Alk]

SO große Caches wie dafür nötig wären willst du nicht bezahlen...
Selbst im HEDT und HPC Bereich mit dreistelligen CPU Kernen benutzt man kein hbm sondern normale Dimms nur eben mehr Channels. Wenn man hier mit HBM usw die Performance erreichen könnte müsste man sich nicht den Aufwand machen, 8 oder gar 12 Channels (statt 2 im Desktop...) in riesige Sockel zu verdrahten.

 

[Bandyto]

CL68

 

[empy]

Schaffen die Intel-IMCs das eigentlich synchron?

CL68

Ist doch bei 12,7GT/s ganz OK. Sind 10,7ns.

 

[Incredible Alk]

Schaffen die Intel-IMCs das eigentlich synchron?

Nein. Kein IMC kann das (bisher).
Für 12700 MT/s müsste ein synchroner IMC mit 6,35 GHz takten. Das schaffen selbst CPU Kerne nur mit extremeren Kühl-/OC-Methoden.
Synchron ist bei Arrowlake iirc irgendwo im Bereich um die grob 9000 MT/s Schluss wenn man ein gutes Sample erwischt hat, "normale" Samples liegen so um die 8000-8400 rum stabil.

 

[empy]

Nein. Kein IMC kann das (bisher).
Für 12700 MT/s müsste ein synchroner IMC mit 6,35 GHz takten. Das schaffen selbst CPU Kerne nur mit extremeren Kühl-/OC-Methoden.

Naja, CPU-Kerne als sehr komplexe Schaltungen sind ja jetzt nicht zwangsweise besonders hoch taktend, auch mit Pipelining. Vermutlich fehlt einfach die Nische bzw. das ROI für synchron extrem schnelle IMCs. In den meisten Fällen reichen ja mäßige Latenzen und Datenraten und ansonsten niedrige Latenzen oder hohe Datenraten.

 

[Incredible Alk]

Es geht weniger um die Komplexität als die Art der Schaltung. CPU Kerne sind volldigitale Konstrukte, IMCs dagegen analoge Schaltungen für die ganz andere Gesetze gelten bzw wo (das vermute ich nur) Spitzentaktraten weitaus aufwendiger erreichbar sind. Dass man überhaupt Kunstgriffe macht wie DDR oder PAM3/PAM4 bei GDDR7/6X und Speicheinterfaces von 384, 512 oder bei HBM weit über 1024bit nutzt und Dual/quad/octachannel braucht ist ja u.a. deswegen, weil eine blanke Frequenzsteigerung bei nötigen Analogbauteilen irgendwo sehr ineffizient bis unmöglich wird.

 

[empy]

Klingt generell plausibel, in diesem speziellen Fall scheint aber ja nicht die analoge Seite zu limitieren, wenn höhere Transferraten schon möglich sind nur halt nicht synchron. Oder übersehe ich was?

 

[PCGH_Torsten]

Die Frage ist, was ihr hier überhaupt "synchron" zu was sehen wollt? (Abseits der Grundlage, dass wir hier immer noch von SD-RAM sprechen.)
Bei DDR5 erfolgt die Datenübertragung wie gehabt mit dem doppelten des Referenztaktes, die Übertragung von Ansteuerungsbefehlen dagegen mit der Hälfte desselben und weil die einzelnen Zugriffsprozesse zum Teil dutzende Referenzzyklen dauern, vergeht noch wesentlich mehr Zeit zwischen Aktivitäten des Speichercontrollers.

SO große Caches wie dafür nötig wären willst du nicht bezahlen...
Selbst im HEDT und HPC Bereich mit dreistelligen CPU Kernen benutzt man kein hbm sondern normale Dimms nur eben mehr Channels. Wenn man hier mit HBM usw die Performance erreichen könnte müsste man sich nicht den Aufwand machen, 8 oder gar 12 Channels (statt 2 im Desktop...) in riesige Sockel zu verdrahten.

Umm: Sapphire Rapids HBM alias Xeon CPU Max nutzt, nomen est omen, HBM.
Optional auch als alleinigen Arbeitsspeicher oder als Teil desselben, auch wenn die "nur" 64 GiB im HPC-Bereich vermutlich meist als Cache für die DDR5-Kanäle. (Wobei man die natürlich auch mit Crow Pass bestücken könnte. Im RAID 0 80 GB/s wären doch ein guter Ausgangspunkt – für eine SSD.)

(+) [PLUS] Intel Sapphire Rapids erklärt: HEDT ist nicht tot

PCGH Plus: Mit großer Verspätung hat Intel die Xeon-Gegenstücke zu Alder Lake veröffentlicht und damit auch HEDT dort eingemeindet.

www.pcgameshardware.de

 

[empy]

Die Frage ist, was ihr hier überhaupt "synchron" zu was sehen wollt? (Abseits der Grundlage, dass wir hier immer noch von SD-RAM sprechen.)

In dem Fall ein IF oder einen IMC (was auch immer davon limitiert), das, bzw. der synchron zum Speichertakt läuft. Also wo nicht durch das Setzen eines Teilers irgendwo in der CPU die Latenzen so ansteigen, dass der Gewinn durch den die höhere Übertragungsrate zum Speicher wieder großteils oder sogar mehr als aufgefressen wird.

 

[PCGH_Torsten]

Einen limitierenden IF gibt es bei Intel nicht, Synchronisationsprobleme beim Zugriff auf die internen Datenbusse sind auch nicht bekannt (Erfahrungen mit ARL natürlich noch begrenzt), und der IMC läuft halt so schnell, wie er läuft. Ab einer gewissen Frequenz muss man von Gear 2 auf Gear 4 gehen; bei solchen Extrem-OC-Ansätzen macht man das schon vorsichtshalber. (Genauso wie katastrophal schlechte Latenzen verwendet werden.) Die Nachteile dadurch hätte man leistungsmäßig vergleichsweise schnell wieder drin (Schätzung: +0,5-1 GHz, müsste man für die Plattform aber nochmal prüfen), denn das reduziert ja nur die Granularität der Zugriffe.

 

[empy]

Ab einer gewissen Frequenz muss man von Gear 2 auf Gear 4 gehen

Das wäre dann der von mir genannte Teiler. Aber man kann doch festhalten, dass es da irgendwo ein Limit gibt, das nichts mit der maximalen "analogen" Übertragungsrate zwischen IMC und RAM zu tun hat, sondern irgendwelchen "digitalen" Interna vom IMC oder dem RAM.

Die Nachteile dadurch hätte man leistungsmäßig vergleichsweise schnell wieder drin (Schätzung: +0,5-1 GHz, müsste man für die Plattform aber nochmal prüfen), denn das reduziert ja nur die Granularität der Zugriffe.

Das wird sich über die Zeit sicher noch ändern, aber im Moment ist das in den Übertragungsratenbereichen schon noch mal eine ganz ordentliche Steigerung, nur um wieder bei null rauszukommen.