Apple-Zulieferer TSMC: Spatenstich für die 5-nm-Fabrik, Fertigstellung 2020 geplant

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Jüngst fand der Spatenstich für eine weitere Fabrik des Chipherstellers TSMC im südlichen Taiwan statt. Das Werk soll bereits 2020 Wafer mit einer Strukturgröße von nur noch 5 Nanometern herstellen. Die Gesamtinvestitionen belaufen sich auf 24,1 Milliarden US-Dollar.

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Cool ein 17 Mrd Dollar Gebäude mit Reinräumen und Infrastrukturen in 2 Jahren bauen.

Und hier fahre ich seit mittlerweile 5 Jahren bei einem Krankenhaus (im Bau) vorbei, das 500x weniger kostet...

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Rollora schrieb:

Cool ein 17 Mrd Dollar Gebäude mit Reinräumen und Infrastrukturen in 2 Jahren bauen.

Und hier fahre ich seit mittlerweile 5 Jahren bei einem Krankenhaus (im Bau) vorbei, das 500x weniger kostet...

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Von unseren Flughäfen und Bahnhöfen ganz zu schweigen

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Was ihr beiden nur habt... So lange die bauvorhaben nicht so lange brauchen wie der kölner dom, ist doch alles in ordnung.
In sachen fabrik-bau denke ich aber mal, das TSMC lieber etwas teurer baut und dafür fähige leute nimmt.

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TurricanVeteran schrieb:

In sachen fabrik-bau denke ich aber mal, das TSMC lieber etwas teurer baut und dafür fähige leute nimmt.

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Wie jede Privatfirma.
Der Hauptgrund für überzogene Budgets und Bauzeiten bei staatlicher Infrastruktur ist nunmal die strikte Vorgabe dass man den billigsten Anbieter nehmen muss.

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Olstyle schrieb:

Wie jede Privatfirma.
Der Hauptgrund für überzogene Budgets und Bauzeiten bei staatlicher Infrastruktur ist nunmal die strikte Vorgabe dass man den billigsten Anbieter nehmen muss.

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Vor allem muss man den Preis auch erstmal verantworten können. Dann wird der Preis auf ein Achtel gedrückt, damit das Bauprojekt durchgewunken (sonst wär's ja zu teuer) wird und am Ende steht man da und merkt, dass es komischerweise vom Geld nicht ansatzweise hinkommt. Sowas aber auch
gRU?; cAPS

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Cool - 5 nm für Mibile Geräte - bei den großen Chips ist man bei 14 nm und mit 10 gibt es ncoh massive Probleme - ein schelm wer denkt die Angaben haben wenig mit der Tatsächlichen größe der transistoren zu tun.
Irgendwo kann man sicher diese Werte messen - bei 14nm wars irgend ein Maß bei den transistor-Gates (die dünste stelle der Finnen order so? ),


Mich wunder eher das Volumen von > 20 Mrd. Das Entspricht ihrem jahresUmsatz - so viel gelöd auszugeben da müssen die schon gewaltige Gewinne geschäffelt haben.

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Werden sie wohl. Kann man auch nachschlagen, das wird ja alles veröffentlicht. Taiwan Semiconductor Manufacturing Company Limited

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Casurin schrieb:

Cool - 5 nm für Mibile Geräte - bei den großen Chips ist man bei 14 nm und mit 10 gibt es ncoh massive Probleme - ein schelm wer denkt die Angaben haben wenig mit der Tatsächlichen größe der transistoren zu tun.
Irgendwo kann man sicher diese Werte messen - bei 14nm wars irgend ein Maß bei den transistor-Gates (die dünste stelle der Finnen order so? ),


Mich wunder eher das Volumen von > 20 Mrd. Das Entspricht ihrem jahresUmsatz - so viel gelöd auszugeben da müssen die schon gewaltige Gewinne geschäffelt haben.

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von TSMC 16nm auf TSMC 7nm soll es eine ~3,2x so hohe Packdichte geben und von 7nm auf 5nm steht noch nix drin


7nm wird geil ... Titan Xp Leistung bei 150mm²

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RawMangoJuli schrieb:

7nm wird geil ... Titan Xp Leistung bei 150mm²

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Bei Nvidia werdens wohl 150mm² werden.... bei AMD wieder so um die 400-500.
Aus mir spricht hier nicht der Nvidia Fanboy der mir zugeschrieben wird, sondern die Frustration, dass AMD nicht in die Gänge kommt

AW: Apple-Zulieferer TSMC: Spatenstich für die 5-nm-Fabrik, Fertigstellung 2020 geplant

24,1 Milliarden USD für eine einzige Fab ... heftig. Das Ding muss viele, viele Jahre laufen bis es rentabel wird.

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Casurin schrieb:

Cool - 5 nm für Mibile Geräte - bei den großen Chips ist man bei 14 nm und mit 10 gibt es ncoh massive Probleme - ein schelm wer denkt die Angaben haben wenig mit der Tatsächlichen größe der transistoren zu tun.
Irgendwo kann man sicher diese Werte messen - bei 14nm wars irgend ein Maß bei den transistor-Gates (die dünste stelle der Finnen order so? ),


Mich wunder eher das Volumen von > 20 Mrd. Das Entspricht ihrem jahresUmsatz - so viel gelöd auszugeben da müssen die schon gewaltige Gewinne geschäffelt haben.

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Natürlich merkst du die Größenunterschiede an den Transistoren. Nur sind die absoluten Werte quatsch.
Die waren mal in etwa korrekt bei planaren Transistoren aber spätestens bei FinFET sind diese Werte nicht mehr auf den Transistor zu beziehen (Natürlich kann man alle möglichen Daten vermessen und mit Glück etwas finden dessen Viertel 14nm entspricht oder so etwas in der Art).
Ich gehe davon aus das ganz grob die erwarteten Packdichten dafür genommen werden welche dann x nm in der planaren Bauweise entsprechen würden. Dadurch kannst du die bekannte Technologieknoten weiternutzen und die erwarteten Leistungen bleiben auch in etwa.

Wie ungenau das ganze aber ist kannst du hier gut nachlesen Technologieknoten – Wikipedia

Analysen eines Prozessorquerschnitts zeigten, dass Intel offenbar einen Gate-Pitch von 90 nm nutzt, was einem Half-Pitch von 45 nm entspricht.[18] Somit weicht die Zuordnung des Technologieknotens dieser Intelprozessoren deutlich von der früheren Einordnung über den Half-Pitch ab.

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Das Zitat bezieht sich auf den 22nm Prozess welcher überwiegend dazu genutzt wurde um den Transistortyp umzustellen.
Bei planar also Half Pitch zur Definition und beim Rest wird versucht das auf planar "umzurechnen" (Platzersparnis etc)

Edit: Und man ist übrigens auf FinFET umgestiegen um weniger Probleme zu haben. Die "einfachen" planaren Transistoren hätten noch viel mehr Probleme in der Fertigung verursacht weil die Strukturen noch kleiner sind. Der Half Pitch wäre ja dann wirklich 14nm momentan. Das sind grob gesagt etwa 140 Atomlagen nur noch. (Angstrom (Einheit) – Wikipedia)

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Casurin schrieb:

Cool - 5 nm für Mibile Geräte - bei den großen Chips ist man bei 14 nm und mit 10 gibt es ncoh massive Probleme - ein schelm wer denkt die Angaben haben wenig mit der Tatsächlichen größe der transistoren zu tun.
Irgendwo kann man sicher diese Werte messen - bei 14nm wars irgend ein Maß bei den transistor-Gates (die dünste stelle der Finnen order so? ),[...]

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Die dünnste Stelle an einer Finne hat mWn ca. 8 nm. Allerdings ist das nicht als Wert des Prozesses zu verstehen, da die Finne unten maßgeblich dicker wird und man versucht, die Flanken der Finnen steiler zu machen, damit sie unten nicht so breit werden.
Soweit ich weiß, wird als Name eines Halbleiterprozesses der geringste Abstand genommen, der erfolreich abgebildet werden konnte. Da mittlerweile für Masken aber Beugungsmuster höherer Ordnung verwendet werden, sind nicht alle Strukturen gleich einfach zu belichten. Sprich: nur weil man zwei Linien 5 nm voneinander entfernt abbilden konnte, heißt das lange nicht, dass das auch für gebogene Linien, Kreise, Quadrate oder gar komplexe Masken wie bei einem FinFET-Prozess gilt. Messen kann man das, zumindest soweit ich weiß, im letztendlichen Transistor nirgendwo mehr (zumindest nirgendwo, wo es auch Sinn macht). Man darf aber auch nicht vergessen, dass die Gatelänge früher nur ein abgeleiteter Wert war, um die elektrischen Parameter (bzw. die "Tauglichkeit" für neue Prozessorgenerationen) des Transistors irgendwie in einem Wert festhalten zu können. Und dass sowas nicht ganz so super funktioniert, sollte man gerade im Themengebiet der PCs ganz gut wissen (ich erinnere an "die Leistungsfähigkeit von GPUs erkennt man an der Menge des VRAM, von CPUs an der Taktfrequenz und von Netzteilen an der maximalen Ausgangsleistung"). Da heute die Geometrie grundsätzlich anders ist, als früher, stimmen die geometrischen Abmessungen auch nicht mehr zum früheren Schema überein. Das ist aber nicht schlimm, weil das letzten Endes Niemanden interessieren muss. Schließlich sucht man sich seine CPU nach Leistung, Verbrauch und Preis aus und nicht nach dem Halbleiterprozess oder gar dessen Namen.
gRU?; cAPS