Die 45nm liegen eher nicht an den vorhandenen Kapazitäten sondern an der Ausgereiftheit des Prozesses! Immer, wenn Intel eine neue Architektur in einem Chip baut nutzen sie "alte" bewährte Fertigungsmethoden (vgl. Tick-Tock Modell). Es wäre einfach zu riskant einen komplett neuen Chip auch noch in einer neuen Fertigungstechnik herzustellen - das Risiko eines Fehlschlages ist da viel zu hoch - daher erst die Herstellung in 45nm und später dann der Shrink auf 32nm.
Im Gegensatz zu Nvidia, die ihre Chips nur fertig entwickelt rausgeben können, um dann zu hoffen, dass sie in der Struktur funktionieren (...repeat as necesary...) hat Intel Entwicklung für Chips und Fertigung unter einem Dach und kann problemlos beide im Vorlauf miteinander Testen - gab in der Vergangenheit mit Ausnahme des Core2 (der aber schlichtweg weniger als 1 Jahr nach Presler/Cedar Mill erschien) afaik auch keinen neuen Kern, der in alter Strukturgröße eingeführt wurde.
Der Grund für Tick-Tock dürfte eher darin liegen, dass man so mit dem Entwicklungsaufwandes zweier 2 Jahreszyklen jedes Jahr ein Produkt mit neuen Eigenschaften vermarkten kann
täusch ich mich oder müsste das nicht eigentlich eher so heißen:
Eine Produktion in 32 nm ist naheliegend, da Intel den Larrabee bereits Ende 2009 oder Anfang 2010 auf den Markt bringen will."
hätte ich jetz tzumindest gedacht
Erscheint für mich auch logischer, zumal Intel im Zuge der Finanzkrise die Produktion in einigen Werken gestoppt hat - d.h. eine Umrüstung auf neue Technik könnte diesmal schneller erfolgen, weil eh nichts los ist.
Das hat was mittm Entropieprinzip zu tun... die Wafer werden als Silizium - Einkristall gezüchtet um eine maximale Reinheit zu gewährleisten. Heißt aus einem "Kondensationskeim" heraus werden die Dinger als Stangen gezogen und dann in Scheiben geschnitten. Und in der Natur wachsen solche Kristalle eben rund da das die Energetisch günstigste Form ist (ähnlich wie ein Wassertropfen im freien Fall / Schwerelosigkeit perfekt rund ist weils die günstigste Form ist hinsichtlich Verhältnis Volumen zu Oberfläche).
Nuja - in der Natur und hier wachsen Kristalle aber nicht im freien Fall und könnten auch andere Formen annehmen. Aber sie wachsen bei der Herstellung von Ingots schlichtweg in alle Seiten und das einigermaßen gleichmäßig - nun kann mal jeder von ner beliebigen, wenige mm großen Struktur ausgehend an jeder Kante immer n bissl was dazumalen, bis er bei 30cm Breite ist.
Das Ergebniss ist ~ein Kreis (perfekt rund sind die Wafer auch nicht)
Theoretisch könnte man die Kristalle auch einfach längs Schneiden, dann hätte man lang-ovale Platten.
Die brechen aber nur einfacher und außerdem dürfte Fertigungstechnik auch nicht ganz unpraktisch sein, wenn was einfach drehbares hat.
Die RiesenDIEs wie du die nennst sind paradoxerweise billiger als die kleinen - deshalb haben sie die ja. Früher konnte man "nur" 200mm Wafer herstellen, heute 300er. Der Grund warum das im Endeffekt billiger ist (obwohl die Herstellung von 300er natürlich aufwendiger und teurer ist), ist die Tatsache, dass die Chipausbeute bei größeren Wafern zunimmt.
Du sprichst von Riesenwafern
RiesenDIEs sind tatsächlich teurer, sie sind sogar teurer-pro-Fläche, da man mehr Verschnitt am Rand hat und bei kleinen Schäden eine größere Menge "Chip" unbrauchbar ist.
Das hat folgenden Grund:
Chips brauchen eine extreme Reinheit an Grundmaterial - also auf extrem viele SI-Atome darf nur ein Fremdatom kommen und die Atome müssen perfekt angeordnet sein sonst funktionieren die extrem kleinen Schaltkreise später nicht. Diese Reinheit wird nach außen hin auf einem Wafer kleiner - je größer also der Wafer ist, desto größer ist auch die "hochreine Zone" in der mitte wo fast jeder Chip funktioniert. In den Außenbereichen ist der Ausschuss sehr hoch... diese Chips funktionieren entweder gar nicht oder nur bei kleineren Taktraten / mehr Spannung. Das erklärt auch teilweise die Unterschiede in der Übertaktbarkeit von Chips... die die weiter in der Mitte waren gehen eben normalerweise besser
Die wenigen Yield-Raten, die an die Öffentlichkeit dringen, liegen meist über 90% - so vollkommen unbrauchbar ist der Rand also nicht.
Massive Kosteneinsparungen hat man aber dadurch, dass die kompletten Bearbeitungsprozesse (Auftragen diverser Schichten, belichten,...) immer für den ganzen Wafer durchgeführt werden.
Ob ich einen 15cm oder einen 45cm Wafer belichte dauert genau gleich lang - und die Belichtungsmaske ist über den Gesamtproduktionszeitraum betrachtet auch nicht sooo viel teurer. Die ganze Technik zum Handling wird nicht teurer, die Maschienen (und damit der Stellplatzbedarf im Reinraum) wachsen nur unwesentlich,... - Ich hab aber ein vielfaches an Chips.
Auch die Herstellung der Kristalle als solcher sollte einfacher sein:
wachsen kann der Kristall nur an der Oberfläche, d.h. nicht die Querschnittsfläche wächst pro Zeit, sondern nur der Durchmesser. Ein 30cm Kristall braucht nur doppelt solange (und somit nur doppelt soviel Aufwand - die Kosten für das Rohmaterial Sand sind vernachlässigbar, die Anlagen sind entscheidend), wie ein 15cm Kristall. Aber der 30cm Wafer bietet Platz für 4mal soviele Chips.
Das heißt auf deutsch wenn zwei Leiterbahnen im Abstand von nur 2 oder 3 nm nebeneinander liegen ist ein in Bahn 1 befindliches Elektron mit einer gewissen Wahrscheinlichkeit auch in Bahn 2 - quantenmechanisch gesehen ist es sogar in beiden GLEICHZEITIG
Wobei man klar anmerken muss: Das ist wirklich erst bei einzelnen nm der Fall und selbst dann ist nur der Abstand zwischen einzelnen Leitern limitiert - aber noch nicht die Größe des Leiters selbst.
Bis wir unter 6nm kommen können wir die Strukturgröße aber noch zweimal halbieren, was in etwa dem Fortschritt seit der ersten Pentium III Generation entspricht, also mindestens bis 2017 reichen sollte.
Mhhh. Wenn man Transitoren entwickeln würde, die mit Lichtimpuslen funktionieren wäre das Elektronenproblem doch gelöst oder?
Dann hätte man es vor allem weder mit Silizium noch mit Transistoren zu tun
Direktes rechnen mit Licht würde zwangsläufig auf Quanteneffekte aufbauen und sich ggf. genau solche Effekte zu nutze machen. Vorläufig soll man es erstmal hinbekommen, Licht als Verbindung zwischen elektrischen Strukturen auch auf kurze Distanz einzusetzen...
Es steckt noch extrem viel Potential im Umfeld einer CPU, das bislang nicht genutzt werden kann, weil z.B. 4 GHz realer Speicherbustakt an der Signalqualität konventioneller Anbindungen scheitert.
Was Ich sehr merkwürdig finde, ist das beim Larrabee immer von 64 Rechenkernen gequatscht wird, aber nie werden über die genauso wichtigen Textureinheiten geredet
Hat der Larrabee keine Textureinheiten, oder wird das dann anders realisiert?
Textureinheiten sind afaik das einzige, was an konventionellen GPU-Strukturen in Hardwarevertreten ist, alle anderen Funktionen werden quasi "in Software" von den x86 Kernen oder deren (umfangreichen) SIMD-Erweiterungen berechnet.
Auf der anderen Seite schafft es Intel ja nicht einmal einen vernünftigen und fehlerfreien Treiber für seine Onbaordgrafikchips bereitzustellen, wie will dann Intel einen Treiber für einen so hochkomplizierten Chip bereitstellen?
Das ist die große Frage...
Allerdings hat Intel bislang sehr wenig Nachteile durch seine miesen Onboardtreiber und wie die exzellente Unterstützung der Chipsätze beweißt, ist man durchaus in der Lage, das letzte aus seiner Hardware herauszuholen - wenns den Aufwand denn wert ist = der Kunde sonst nicht kauft.
