Jo da sind mal paar Fachbegriffe mehr drin im Text... Zeigt aber dadurch klar auf, das das alles doch etwas mehr Hirnschmalz braucht, als so mancher denkt.
Ich kann mich mal an einer Übersetzung versuchen:
"Pitch" grundsätzlich = regelmäßiger Abstand
M0 = erstes Metall-Layer unmittelbar über den Transistoren
Logic = Bereiche mit Rechenlogik
SRAM = Bereiche mit Cache
HD/HP cells = fixe Baugruppen, die mehrere Transistoren zu einem Grundelement (z.B. eine SRAM-Zelle) kombinieren; optimiert für hohe Dichte respektive hohe Leistung
"H"[dreistellige Zahl] = Höhe so einer Zelle in Nanometern.
GAA = Gate All Around, die Bauform der Transistoren (und hier mutmaßlich synonym für selbige verwendet.)
Die resultierenden Kombinationen sind für mich nicht durchgängig verständlich. "GAA pitch" dürfte ein Äquivalent zum alten "Fin Pitch" bei FinFETs sein, wo die Finnen für die Transistoren halt in einem festen Grundraster standen. Aber das er hier auf 76 nm "GAA pitch" versus 32 nm "Fin pitch" bei TSMC rumreitet, ist ohne weitere Angaben zumindest uneindeutig: Die Leistungsfähigkeit von FinFETs wird durch Parallelschaltung mehrerer Finnen skaliert, die von GAA durch Anzahl der Lagen oder/und Breite derselben; auch die Abgrenzung zwischen aktiven Bereichen läuft anders. Das heißt während man bei 76 nm GAA auch 76 nm Abstand zwischen zwei Transistoren erwarten würde, können es bei 32 nm Fin Pitch irgendwas von 64 nm (sehr unwahrscheinlich) bis 160 nm Abstand sein, mit Schwerpunkt bei 96-128 nm. Einfach nur die Pitches zu vergleichen, ergibt keinen Sinn. Der Autor setzt hier entweder Vorwissen über Umfeld und Aufbau von N3 und 18A voraus, dass zumindest ich nicht habe, oder er überinterpretiert Zahlen, die er selbst nicht ganz versteht.
Merkwürdig auch die Angaben von Pitches für M0, "Logic" und andere, größere Strukturen. Diese bilden kein wiederkehrendes Muster, haben also gar keinen regelmäßigen Abstand. "M0" könnte noch den "Metal Pitch" widerspiegeln, denn der eigentliche Kontaktierungsabstand der Transistoren findet sich im Y-Abstand der verschaltenden Ebene wieder. 32/36 nm bei 5 Tracks Cell Height passen auch zu den angegebenen 160/180 nm Zellhöhe. Was nicht passt: "logic pitch" und "p p pitch" mit 76/52 nm. Traditionell würde man als zweiten Wert ein Maß in Querrichtung angeben und Poly(-Silizium) wäre das Material für die noch als Teil der Transistoren angelegten Strukturen unter M0. Aber er gibt die Logik-Zellfläche als "G50H180", also 50 nm Gate-Abstand. Nicht 76 nm. Und allgemein haben Logikzellen (im Gegensatz zu den typischerweise angegeben 6T-SRAMs) gar keine einheitliche Größe, sondern je nach Komplexität der enthaltenen Schaltungen Single- oder Multi-Site-Breite.
tl;dr: Ich kann aus den Angaben keine klaren Schlussfolgerungen ableiten. Entweder der Leaker ist zu weit über meinem Niveau, oder er ist zu weit unter dem Niveau des Themas. Auffällig dabei sein Rumreiten auf fehlenden HD-Zellen bei gleichzeitiger Feststellung, dass HD und HP unterschiedliche Pitchs nutzen. Wenn man das mal als gegeben voraussetzt, wären Kombination gar nicht zu erwarten – es können nicht gleichzeitig 32 nm und 36 nm Pitch vorliegen und über die Breite eines Chips mehrfach zu wechseln würde Fertigung und Design zumindest nicht vereinfachen. Statt einen Teil um 1/9 feiner (und um einen unbekannten Faktor langsamer) zu fertigen, würde man eher reine High-Power- und reine High-Density-Chips erwarten. Von PTL klar ersteres, Clearwater Forest könnte als only-E-Xeon dann letzteres werden. Spannend aber auch die Frage, woher der Leaker diese Zahlen hat. Wenn PTL keine HD-Zellen enthält, können die 160 nm wohl schlecht Messungen sein, sondern nur Intel-Angaben. Gilt das dann auch für die 180 nm? Und aus welchem Loch sind die restlichen Angaben gezogen worden? Was davon ist eigenes, was glaubwürdig, was nicht?
(Für mehr Hintergründe:
Fertigungstechnik anno 2018. Ist zwar von den Maßen her veraltet, aber die Beschreibungen von FinFETs passen weiterhin.)
...
