Zukunft der Fertigung: IBM entwickelt ersten Chip im 2-nm-Prozess

[PCGH-Redaktion]

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IBM hat einen ersten Chip entwickelt, der auf einen 2-nm-Prozess setzt. Gegenüber den aktuell gängigen 7-nm-Produkten soll der neue Fertigungsprozess wahlweise eine um 45 Prozent höhere Leistung oder einen um 75 Prozent niedrigeren Energieverbrauch bieten. Bis zur Marktreife dürfte es aber noch dauern.

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[hrIntelNvidia]

Technologiekonzern

Der war gut!

 

[wurstkuchen]

Alle Jahre wieder.

 

[Geldmann3]

Klingt für einen Prozess, der sich 2nm schimpft, ziemlich übel, nur 75% Mehrperformance bei gleichem Energieverbrauch. Das ist bei TSMC bereits von 3 - 5nm zu erwarten.

 

[PatPaw]

Klingt für einen Prozess, der sich 2nm schimpft, ziemlich übel, nur 75% Mehrperformance bei gleichem Energieverbrauch. Das ist bei TSMC bereits von 3 - 5nm zu erwarten.

Wo hast du deine Infos her? Die letzten Infos die ich bei PCGH.DE finde, sind:

...Auch die im kommenden Jahr anstehende 5-nm-Fertigung wird auf Lithografie setzen. Die produzierten Chips sollen, so Daten von Wccftech, etwa 15 Prozent mehr Leistung offerieren, als Prozessoren aus dem derzeitigen 7-nm-Prozess... (https://www.pcgameshardware.de/CPU-...mit-3-nm-Fertigungsprozess-im-Aufbau-1335960/)

Bezüglich des aktuellem Artikels steht hier 45% mehr Leistung bzw. 75% weniger Stromverbrauch und nicht 75% mehr Performance bei gleichem Energieverbrauch.

 

[Rollora]

Wo hast du deine Infos her? Die letzten Infos die ich bei PCGH.DE finde, sind:

...Auch die im kommenden Jahr anstehende 5-nm-Fertigung wird auf Lithografie setzen. Die produzierten Chips sollen, so Daten von Wccftech, etwa 15 Prozent mehr Leistung offerieren, als Prozessoren aus dem derzeitigen 7-nm-Prozess... (https://www.pcgameshardware.de/CPU-...mit-3-nm-Fertigungsprozess-im-Aufbau-1335960/)

Bezüglich des aktuellem Artikels steht hier 45% mehr Leistung bzw. 75% weniger Stromverbrauch und nicht 75% mehr Performance bei gleichem Energieverbrauch.

Bitteschön:
2nm Bericht bei ANandtech: die Dichte ist zwar die höchste bisher, aber entspricht auch "nur" 50% mehr, als das was Intel in den Laboren schon vor Jahren mit 7nm hatte

IBM Creates First 2nm Chip

www.anandtech.com

Und hier die Fortschritte bei TSMC in Dichte, Verbrauch und Co:

TSMC Update: 2nm in Development, 3nm and 4nm on Track for 2022

www.anandtech.com

 

[PatPaw]

Performancegewinn n7>n5=15% und n5>n3=10-15%.
Wo sind jetzt die von Geldmann3 postulierten n7>n5/n3=75% bei TSMC?

 

[latiose88]

Also es sind nur 45 % mehr. Ich hoffe Amd kann da draus mehr herausholen als nur diese mickrigen 45 % bei n3 dann. Weil das war ja mal weit mehr gewesen. Mit etwas glück schafft Amd aus den 45 % dann 100 % mehr leistung wer weis bei gleichen stromverbrauch. Man kann ja nie genug mehr leistung haben. Es sei denn Amd nutzt es für noch mehr kerne den platz, dann sehe ich da aber auch nicht mehr leistung weil ab einen bestimmten punkt die software nicht mehr mitmachen tut. Aber vielleicht macht amd diese ja breiter wer weis. So kann man den gewonnen platz auch weit viel mehr ausreizen. Denn kleiner will Amd die cpu wohl nicht mehr machen weil sonst man hier überhaupt nicht mehr kühlen kann. Das wäre aber echt hart , ne halbierte fläche zu aktuellen zen 3 cpus. Den kannste dann kaum noch kühlen. Oder doppelte Anzahl an Tranaistoren im vergleich zu aktuellen cpus mit selben cpu fläche. Mal sehen ob man sowas noch kühlen kann. Auf jedenfall können sie ruhig noch ne schippe beim shrinken drauf legen. Damit wir auch weiterhin fette leistungssteigerungen bei den cpus erleben werden.

 

[Xeandro]

Bitteschön:
2nm Bericht bei ANandtech: die Dichte ist zwar die höchste bisher, aber entspricht auch "nur" 50% mehr, als das was Intel in den Laboren schon vor Jahren mit 7nm hatte

IBM Creates First 2nm Chip

www.anandtech.com

Und hier die Fortschritte bei TSMC in Dichte, Verbrauch und Co:

TSMC Update: 2nm in Development, 3nm and 4nm on Track for 2022

www.anandtech.com

Sind die Fertigungsprozesse der verschiedenen Hersteller eins zu eins vergleichbar? Man hört und liest hier immer mal wieder das dies nicht der Fall wäre. Gibt es eine Übersicht die aufzeigt: Intel Xnm = TSMC Ynm?

 

[TheGermanEngineer]

Nein, es lässt sich nicht vergleichen, weil seit verschiedenen Varianten von 3D-Transistoren an "14nm" nichts mehr 14nm lang, breit oder groß ist. Das ist reines Marketing und ein historisch gewachsener Begriff.

 

[4thVariety]

Wichtig ist was hinten rauskommt. Wieviel Leistung, wieviel Abwärme, welcher Preis. Das diktiert wo man den Chip verkaufen kann.

Wenn du eine dicke Wasserkühlung auf das Bauteil schrauben kannst wirst du immer weniger Probleme haben als der Chefeinkäufer eines OEMs der sich die Haare rauft wie er die neue Generation in ein Laptopgehäuse packen soll, das für 65W konzipiert ist.

 

[l3e4st]

2nm ist absolut sickest!
Damals hieß es doch immer das sei ein klares physikalisches Limit.

 

[PCGH_Torsten]

Sind die Fertigungsprozesse der verschiedenen Hersteller eins zu eins vergleichbar? Man hört und liest hier immer mal wieder das dies nicht der Fall wäre. Gibt es eine Übersicht die aufzeigt: Intel Xnm = TSMC Ynm?

Leider nicht. Ungefähr bis zu den 14-/16-nm-Nodes haben sich die Hersteller auf Zielvorgaben samt Namen abgesprochen und diese auch, mit gewissen Schwankungen eingehalten. Seitdem läuft die Sache mit jeder Runde komplett aus dem Ruder. Während TSMC jeder kleinen Neuerung einen neuen, tendenziell optimistischen Namen relativ zum Vorgänger verpasst und sich so rapide kleineren Zahlen annähert, versuchte Intel beispielsweise bislang die alte Bennungs-Linie vorzuführen und in der Praxis (so es denn mal zu einer Praxis kommt) sogar noch zu übertreffen. Intel 10 nm gilt daher als dem gleiche Node zugehörig wie TSMCs 7nm, Intels 7 nm soll TSMCs 5nm klar überlegen sein. (Aber zeitlich wohl eher gegen TSMC 3nm antreten.)

Wenn Anandtechs Zahlen zu IBMs "2 nm" stimmen, dann würde das dem Fass den Boden ausschlagen. Früher galt mal "Verdoppelung der Transistordichte mit jedem Node". Natürlich gelang auch das nur im Durchschnitt, gute/schlechte Nodes wichen schon mal um 10 Prozent ab. Aber eine maximale Dichte von 333 Millionen Transistoren pro mm² wäre bei TSMC und Samsung wenigstens in der 3-nm-Klasse (was bereits eine 50 Prozent größere nominelle Angabe ist). Gemäß alter Erwartungen/Intel-Zählweise würde es nicht einmal die Erwartungen an einen "5 nm"-Prozess gemäß erfüllen, müsste also eigentlich als "6"-nm-Halfnode angeboten werden. Nicht als "2 nm".

 

[gerX7a]

Ergänzend: Zudem bei einem Vergleichsversuch zu beachten ist, dass hier immer nur die Peak-Werte gegenübergestellt werden, die typischerweise eine Verwendug der High Density Cell Lib und zumeist in Verbindung mit einfachen SRAM-Zellen bezeichnen. Logik-Blöcke werden mit deutlich niedrigeren Dichten gefertigt und auch hier muss man abwarten, in welchem Verhältnis die zum Peak-Wert bei dem jeweiligen Prozess (Node) stehen.

Beispiele:
TSMC N7 ca. 91 MTr/mm2
Vega 20 und Navi 10 implementieren nur grob um die 40 MTr/mm2 und das Zen2-Chiplet kommt auf etwa gemittelte 53 MTr/mm2, d. h. hier ist man relativ weit Weg vom Maximalwert. Bei der vermeintlich hohen Dichte des Zen-Chiplets ist zudem zu berücksichtigen, dass hier etwa die Hälfte der Chipfläche bereits für den L3 zu veranschlagen ist, der voraussichtlich dichter packt. (Bei Renoir kommt man immerhin auf rd. 63 MTr/mm2, was vermutlich an den anderen SoC-Bestandteilen liegt.)
Beispielsweise Apples A12 (2018) nutzte den N7 um mit gemittelten 83 MTr/mm2 zu implementieren, kam für dieses hocheffiziente LowPower-Design also deutlich näher an den Maximalwert heran.
TSMC N5 ca. 171 MTr/mm2
Apples M1 liegt hier im Bereich von gemittelten 126 - 137 MTr/mm2 und damit deutlich höher, jedoch fällt auch auf, dass Apple hier nicht mehr so nahe an das maximale Prozesslimit heranimplenentiert. HighPower-Designs wie ein Zen4-Chiplet werden absehbar mit noch deutlich geringerer Dichte fertigen.
Samsung 5LPE ca. 127 MTr/mm2
Im allgemeinen Jargon ebenfalls ein 5nm-Prozess, jedoch erzielt Samsung mit seinem Design eine deutlich geringere Maximaldichte als TSMCs N5. Der Samsung-Prozess ist seit Ende 2Q20 in der HVM, so bspw. für den Exynos 2100 und den Snapdragon 875. Eine Prozessoptimierung alias 5LPP scheint bei Samsung nicht anzustehen, hier folgt als nächstes ein 4LPE, bevor es dann auf den 3GAE gehen soll. (Wobei der 4LPE möglicherweise erst ein vollwertiger Kokurrenz zu TSMCs N5 sein wird.)

Intel dagegen kann man zurzeit nicht wirklich einschätzen/vergleichen, da die so gut wie keine Details zu ihren CPUs herausgeben, so genaue Fläche und Transistorzahl. Wenn man sich hier mit vielen, guten Schätzwerten behilft, kommt man lediglch zu dem Schluss, dass obwohl deren 10nm (P1274) mit 100 MTr/mm2 eine höhere Maximaldichte aufweist, die ihre aktuellen 10nm-CPUs voraussichtlich mit einer deutlich niedrigeren Logikdichte gar deutlich unterhalb von 40 MTr/mm2 fertigen, was möglicherweise daran liegt, dass die Materialienwahl für ihren 10nm-Prozess es ihnen bzgl. der Effizienz schwer zu machen scheint. Beispielsweise verwendet Intel hier für die obersten Schichten Cobalt um Scaling- und Elektromigrationseffekten zu begegnen, jedoch weist Cobalt auch einen deutlich höheren spezifischen Widerstand i. V. z. Kupfer auf. (Das ist jedoch reiner Spekulatius meinerseits, ob das hier tatsächlich ein (Teil)Grund mit Blick auf die 10nm ist ... wer weiß.) Absehbar können sie jedoch selbst mit den 10nm SuperFin (10nm++) noch nicht mit TSMCs N7 mithalten, denn andernfalls würde Tiger Lake U verbrauchstechnisch deutlch besser dastehen. Und die kommenden 10nm Enhanced SuperFin werden sicherlich einige weitere Optimierungen beisteuern, da man jedoch zweifellos nicht den gesamten Prozess von Grund auf neuentwickeln wird, wird man die Gap zum N7 voraussichtlich nur verkleinern aber nicht schließen bzw. vollends gleichziehen können.

Vorausblick auf Intels 7nm (P1276). Der Prozess konkurriert nach bisherigem Kenntnisstand mit TSMCs 5nm, eher gar noch mit deren Half-Node N4 ("4nm"), denn der Prozess weist eine deutlich höhere, maximale Transistordichte auf. Am Ende wird man aber hier vorerst abwarten müssen wie es bzgl. der anderen Parameter aussieht, denn der Vergleich bezieht sich nur auf das "A" in den PPA-Werten (Power, Performance, Area). Erste Volumenprodukte könnten schon in 2023 in den Markt kommen (zum Teil werden die 7nm voraussichtlich schon in 2022 für das Compute Tile von Xe-HPC genutzt werden, hier jedoch möglicherweise vorerst nur zu einem kleineren Anteil, denn man erklärte auch parallel TSMC mitzunutzen, also voraussichtlich den N5(P), da man noch dabei ist den eigenen Prozess zu finalisieren).
Zur Einordnung: AMD wird in 2023 absehbar weiterhin auf 5nm (bestenfalls 4nm, wenn überhaupt) verbleiben; ein zeitnaher, kostenintensiver Wechsel auf den N3 erscheint aus wirtschaftlichen Gesichtpunkten heraus unwahrscheinlich. Diesen darf man erst mit Zen5 ab 2024 erwarten.

 

[Schinken]

Da könnte die Fachpresse ja mal vom Marketing Boot abspringen und die Bezeichnungen nicht verwenden . Ein objektives Bennenungschema eingeführt (in das man zukünftige/angekündigte Nodes natürlich nur unter Vorbehalt einsortieren kann), das wäre schön.
Bestimmt mach ich mir das zu einfach aber schön wäre es.
Dank an Thorsten für die kurze Erklärung, wenigstens hab ich so aktuell mal eine Einschätzung.

 

[latiose88]

Hm nur so ne kleine Dichte,naja gut das heißt wohl halt das man Potenzial brach liegen lässt.Das erklärt auch die kleinen Sprünge bei CPUS am Ende. Man wird wohl auch darum die dichte nicht zu große machen um die Temperatur Probleme etwas besser in den Griff zu haben. Denn würde sie die Maximale DIchte nutzen die von den Herstellern vorgesehen würde,dann müssten alle Hersteller wohl den Takt noch weiter senken. Vielleicht schaffen wir dann mit etwas glück per Oc dann die 4 ghz marke. Dann würde die Temp aber so dermaßen hoch steigen das es dann sich wieder herunter regeln würde. Dann hätten wir zwar ne höhere Grundleistung ,müssten uns dann aber mit nur 3 ghz Takt zufrieden geben.Das will halt auch keiner so haben und sieht halt auf dem Baltt schlecht aus wenn da nur Maximaltakt von 3 ghz stehen würde. Das würde dann halt keiner mehr kaufen wollen. Heißt es liegt an den Kunden das man die dichte nicht so hoch wählt. Ob dann die Grundleistung höher wäre,wenn die Dichte höher gewält wäre,sei mal dahin gestellt.Denn das hat auch noch niemand bisher als Privatperson getestet gehabt.

 

[RawMangoJuli]

Bei Renoir kommt man immerhin auf rd. 63 MTr/mm2, was vermutlich an den anderen SoC-Bestandteilen liegt.

GA100 is bei 65.6MTr / mm²

 

[gerX7a]

[...] Ein objektives Bennenungschema [...]

... kann es schon per Definition nicht geben. *) Zum einen gibt es unterschiedliche Parameter/Eigenschaften eines Prozesses, die je nach Anwendungszweck unterschiedlich gewichtet sind. Zudem hängt es von den realisierbaren Peak-Werten des Nodes ab, dann was die unterschiedlichen Cell Libraries ermöglichen und für welche Designs und Funktionsblöcke sie sich einigen und dann am Ende davon, wie konkret ein Entwickler diese Möglichkeiten nutzt und implementiert.
Selbst wenn zwei Entwickler etwas in TSMCs N7 designen, kann das am Ende dabei herauskommende Produkt dennoch deutlich unterschiedliche Eigenschaften aufweisen, weil man andere Priöritäten setzte.

Beispiele:

Der Wechsel von Zen 14LPP auf Zen+ 12LP bei GloFo. AMD verzichtete hier auf die mögliche Flächenverkleinerung um die Performance zu erhöhen.

Der Vergleich Navi 10 (7FFP = N7P) zu Turing (12FFC/N, so bspw. der RTX 2070 Super). Die Chips und Leistungswerte sind in jeder Hinsicht vergleichbar und am Ende auch beim Verbrauch, nur zumindest das dürfte nicht der Fall sein, denn RDNA als Navi 10 verwendet den mit Abstand deutlich moderneren Fertigungsprozess, d. h. hier verschlechtern ein oder mehrere Teilaspekte **) die Effizienz bei Navi 10 deutlich.

Zudem hängt auch viel an den verwendeten Cell Libraries, bei denen Intel bspw. in der Vergangenheit deutlich effizienter war (aktuell kann man das nur schwer einschätzen, da die zurzeit kaum Daten preisgeben). Beispielsweise Zen mit 8 Kernen und 16 MiB L3 im 14LPP benötigte 4,8 Mrd. Transistoren in AMDs Design. Dagegen Intel's Broadwell-EP benötigte gerade mal 4,7 Mrd. Transistoren ... für 15 Kerne, 35 MiB L3, vier Speichercontroller und 40 PCIe-Lanes.

Den verwendeten Prozess kann man als groben Indikator heranziehen, am Ende kommt man um konkrete Messungen finaler Produkte aber nicht herum, in die dann sämtliche Teilaspekte eines Designs einfließen. Beispielsweise das RNDA/Turing-Beispiel zeigt, dass man auch extrem danebengreifen kann, wenn man sich zu sehr auf den Prozess(namen) konzentriert.

*) Abgesehen davon, dass auch kein Hersteller (außer Intel, aber auch die werden in ein paar Jahren einen Foundry-Anteil haben) daran ein Interesse hat, denn bei den Foundries dienen die Namen immer auch Marketingzwecken.

**) Absehbar dürfte der Großteil der schlechteren Effizienz der Architektur zuzuschrieben sein. Zudem kommt noch hinzu, dass dies ein Pilot von AMD unter der Nutzung des N7P war, der etwas effizienter oder aber performanter als der reguläre N7 implementieren kann.
AMD bewarb das Design dennoch als großen Wurf, was es ja auch war, aber halt eben nur innerhalb ihrer eigenen Produktpalette.

GA100 is bei 65.6MTr / mm²

Korrekt. Nvidia implementiert hier mit einer deutlich höheren Dichte im N7 als es bspw. AMD mit RDNA2 tut, die hier nur auf rd. 50 MTr/mm2 kommen.
In Anlehnung an vorherige Beispiele: Der GA102 in Samsungs 8LPP (8N, eine kleinere Customization für Nvidia) implementiert mit im Mittel 45 MTr/mm2, also höher als AMD zuvor mit Vega 20 und Navi 10 im N7(P) und nur geringfügig weniger als RDNA2. Der verwendete Prozess(name) ist offensichtlich nicht alles.

 

[PCGH_Torsten]

Ergänzend: Zudem bei einem Vergleichsversuch zu beachten ist, dass hier immer nur die Peak-Werte gegenübergestellt werden, die typischerweise eine Verwendug der High Density Cell Lib und zumeist in Verbindung mit einfachen SRAM-Zellen bezeichnen. Logik-Blöcke werden mit deutlich niedrigeren Dichten gefertigt und auch hier muss man abwarten, in welchem Verhältnis die zum Peak-Wert bei dem jeweiligen Prozess (Node) stehen.

Beispiele:
TSMC N7 ca. 91 MTr/mm2
Vega 20 und Navi 10 implementieren nur grob um die 40 MTr/mm2 und das Zen2-Chiplet kommt auf etwa gemittelte 53 MTr/mm2, d. h. hier ist man relativ weit Weg vom Maximalwert. Bei der vermeintlich hohen Dichte des Zen-Chiplets ist zudem zu berücksichtigen, dass hier etwa die Hälfte der Chipfläche bereits für den L3 zu veranschlagen ist, der voraussichtlich dichter packt. (Bei Renoir kommt man immerhin auf rd. 63 MTr/mm2, was vermutlich an den anderen SoC-Bestandteilen liegt.)
Beispielsweise Apples A12 (2018) nutzte den N7 um mit gemittelten 83 MTr/mm2 zu implementieren, kam für dieses hocheffiziente LowPower-Design also deutlich näher an den Maximalwert heran.
TSMC N5 ca. 171 MTr/mm2
Apples M1 liegt hier im Bereich von gemittelten 126 - 137 MTr/mm2 und damit deutlich höher, jedoch fällt auch auf, dass Apple hier nicht mehr so nahe an das maximale Prozesslimit heranimplenentiert. HighPower-Designs wie ein Zen4-Chiplet werden absehbar mit noch deutlich geringerer Dichte fertigen.
Samsung 5LPE ca. 127 MTr/mm2
Im allgemeinen Jargon ebenfalls ein 5nm-Prozess, jedoch erzielt Samsung mit seinem Design eine deutlich geringere Maximaldichte als TSMCs N5. Der Samsung-Prozess ist seit Ende 2Q20 in der HVM, so bspw. für den Exynos 2100 und den Snapdragon 875. Eine Prozessoptimierung alias 5LPP scheint bei Samsung nicht anzustehen, hier folgt als nächstes ein 4LPE, bevor es dann auf den 3GAE gehen soll. (Wobei der 4LPE möglicherweise erst ein vollwertiger Kokurrenz zu TSMCs N5 sein wird.)

Intel dagegen kann man zurzeit nicht wirklich einschätzen/vergleichen, da die so gut wie keine Details zu ihren CPUs herausgeben, so genaue Fläche und Transistorzahl. Wenn man sich hier mit vielen, guten Schätzwerten behilft, kommt man lediglch zu dem Schluss, dass obwohl deren 10nm (P1274) mit 100 MTr/mm2 eine höhere Maximaldichte aufweist, die ihre aktuellen 10nm-CPUs voraussichtlich mit einer deutlich niedrigeren Logikdichte gar deutlich unterhalb von 40 MTr/mm2 fertigen, was möglicherweise daran liegt, dass die Materialienwahl für ihren 10nm-Prozess es ihnen bzgl. der Effizienz schwer zu machen scheint. Beispielsweise verwendet Intel hier für die obersten Schichten Cobalt um Scaling- und Elektromigrationseffekten zu begegnen, jedoch weist Cobalt auch einen deutlich höheren spezifischen Widerstand i. V. z. Kupfer auf. (Das ist jedoch reiner Spekulatius meinerseits, ob das hier tatsächlich ein (Teil)Grund mit Blick auf die 10nm ist ... wer weiß.) Absehbar können sie jedoch selbst mit den 10nm SuperFin (10nm++) noch nicht mit TSMCs N7 mithalten, denn andernfalls würde Tiger Lake U verbrauchstechnisch deutlch besser dastehen. Und die kommenden 10nm Enhanced SuperFin werden sicherlich einige weitere Optimierungen beisteuern, da man jedoch zweifellos nicht den gesamten Prozess von Grund auf neuentwickeln wird, wird man die Gap zum N7 voraussichtlich nur verkleinern aber nicht schließen bzw. vollends gleichziehen können.

Vorausblick auf Intels 7nm (P1276). Der Prozess konkurriert nach bisherigem Kenntnisstand mit TSMCs 5nm, eher gar noch mit deren Half-Node N4 ("4nm"), denn der Prozess weist eine deutlich höhere, maximale Transistordichte auf. Am Ende wird man aber hier vorerst abwarten müssen wie es bzgl. der anderen Parameter aussieht, denn der Vergleich bezieht sich nur auf das "A" in den PPA-Werten (Power, Performance, Area). Erste Volumenprodukte könnten schon in 2023 in den Markt kommen (zum Teil werden die 7nm voraussichtlich schon in 2022 für das Compute Tile von Xe-HPC genutzt werden, hier jedoch möglicherweise vorerst nur zu einem kleineren Anteil, denn man erklärte auch parallel TSMC mitzunutzen, also voraussichtlich den N5(P), da man noch dabei ist den eigenen Prozess zu finalisieren).
Zur Einordnung: AMD wird in 2023 absehbar weiterhin auf 5nm (bestenfalls 4nm, wenn überhaupt) verbleiben; ein zeitnaher, kostenintensiver Wechsel auf den N3 erscheint aus wirtschaftlichen Gesichtpunkten heraus unwahrscheinlich. Diesen darf man erst mit Zen5 ab 2024 erwarten.

Das nur Low-Power-Designs den Maximaldichten nahe kommen, liegt schon allein in der Natur von FinFETs begründet: Ein Transistor kann zwar aus einer einzelnen Finne bestehen, wenn größere Ströme benötigt werden (zum Beispiel weil am anderen Ende eine relativ komplexe Schaltung folgt, die binnen eines sehr kurzen Taktzyklusses mit genug Ladungsträgern versorgt werden muss), dann rächt sich die geringe Kanalbreite und man muss mehrere Finnen parallel nutzen. Die Entscheidung hierüber wird für jede Schaltung einzeln (automatisch) getroffen, aber beispielsweise bei 22 nm zeigte Intel noch einen über drei Finnen gestreckten Transistor, bei 14 nm nur noch zwei, was als Maß für die typischerweise nötige Zahl in diesem Prozess interpretiert wurde. Die 14-nm-Finnen waren schlicht deutlich in die Höhe gewachsen, hätten also selbst bei gleicher Belichtungsfeinheit einen geringen Platzverbrauch gehabt. Für eine Maximalangabe legt man aber natürlich immer die sparsamten, am engsten gepackten Single-Fin-Transistoren zu Grunde, welche in einer 5-GHz-FPU aber vermutlich kaum vorkommen.

Mal gucken, ob sich das mit GAA wieder bessert, wenn low-power-Transistoren eher flacher denn schmaler werden.

Da könnte die Fachpresse ja mal vom Marketing Boot abspringen und die Bezeichnungen nicht verwenden . Ein objektives Bennenungschema eingeführt (in das man zukünftige/angekündigte Nodes natürlich nur unter Vorbehalt einsortieren kann), das wäre schön.
Bestimmt mach ich mir das zu einfach aber schön wäre es.
Dank an Thorsten für die kurze Erklärung, wenigstens hab ich so aktuell mal eine Einschätzung.

Die Fabs halten sich leider abseits von ein paar ebenfalls kaum vergleichbaren, sondern auf die eigenen Highlights fokussierten Marketingangaben sehr mit Informationen zu den Prozessoren zurück. Das heißt wir können nicht sagen, wie es "wirklich" ist oder gar "korrekte" Bezeichnungen prägen. Die von den Herstellern gewählte Bezeichnugnen gegen willkürliche auszutauschen ("TSMC Julia besser als Intel Dachs") würde nur Verwirrung stiften. Also übernehmen wir einfach die Herstellerbezeichnungen und weisen in jedem Artikel darauf hin, dass diese relativ frei gewählt wurden und als Eigennamen zu interpretieren sind. Ich schreibe zum Beispiel für TSMC auch meist "7nm", "5nm", etc. ohne Leerzeichen, weil es sich eindeutig nicht um eine Maßangabe mit Maßzahl und Maßeinheit handelt.

[PLUS] Fertigungstechnik: Wie fein ist die Halbleiterherstellung wirklich?

PCGH Plus: Immer kleinere Fertigungsprozesse sind das Rückgrat der IT-Entwicklung und "Nanometer"-Angaben werden auch für Marketingzwecke genutzt. Aber wie fein ist die Halbleiterherstellung wirklich? Der Artikel stammt aus PC Games Hardware 01/2018.

www.pcgameshardware.de

 

[latiose88]

Man könnte also die 7nm+ oder wie sie alle heißen als optimierte oder besseres 7nm oder so bezeichnen.Mehr aber auch nicht.Und das kommt auch nur durch mit der Zeit den Prozess heranreifen zu stande.Also auch keine echte Entwicklung oder echte Optimierung. Mehr ist es ja nicht. Ist aber dennoch schön das wir indirekt davon Profitieren. Erwarten darf man aber keine Wunder.