News Ryzen 7000 X3D: AMD mit Details zum Aufbau der 3D V-Cache-Chiplets

[PCGH-Redaktion]

Jetzt ist Ihre Meinung gefragt zu Ryzen 7000 X3D: AMD mit Details zum Aufbau der 3D V-Cache-Chiplets

AMD ist auf genauere technische Daten zur zweiten Generation an X3D-Prozessoren eingegangen und hat einige Unterschiede erklärt. Zwar wird das SRAM-Chiplet weiter in sieben Nanometern gefertigt, ansonsten scheint sich aber vieles verändert zu haben. Lesen Sie daher im Folgenden, warum ein CCD mit niedriger Spannung auskommen muss und wie man das SRAM-Chiplet befestigt hat.

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[XD-User]

Interessant, also scheint der Spielraum für Verbesserungen des 3D Caches ebenfalls relativ hoch z sein, unabhängig von der generellen CPU. Durch die kostengünstigere 6nm Fertigung könnte hier also auch noch ein potentieller Platzgewinn drin sein und ggf optimierungen bei den Kosten.

 

[Chatstar]

also scheint der Spielraum für Verbesserungen des 3D Caches ebenfalls relativ hoch z sein,

Der Spielraum ist vor allem deswegen so hoch, weil AMD bisher pro CPU nur ein Chiplet mit mehr Cache ausrüstet.
Das ist auch sehr clever, so hat man auch schnell eine Antwort, falls Intel mal wieder was bringt, kommt das zweite Chiplet noch dazu und Intel guckt wiederum in die Röhre, sollte es weiterhin nicht gelingen eine vergleichbare Architektur zu entwickeln.

 

[Algo]

Der Spielraum ist vor allem deswegen so hoch, weil AMD bisher pro CPU nur ein Chiplet mit mehr Cache ausrüstet.
Das ist auch sehr clever, so hat man auch schnell eine Antwort, falls Intel mal wieder was bringt, kommt das zweite Chiplet noch dazu und Intel guckt wiederum in die Röhre, sollte es weiterhin nicht gelingen eine vergleichbare Architektur zu entwickeln.

Ich weiß gar nicht was alle mit dem Cache auf dem zweiten Chiplett haben ... WOZU? ... ich hab ehrlich gesagt lieber ein Chiplett mit höherer Taktfrequenz damit ich je nach Situation das für mich beste Ergebniss erziehlen kann. Je nachdem ob mir mehr cache oder mehr Frequenz was bringt.

 

[Julian K]

Der Spielraum ist vor allem deswegen so hoch, weil AMD bisher pro CPU nur ein Chiplet mit mehr Cache ausrüstet.
Das ist auch sehr clever, so hat man auch schnell eine Antwort, falls Intel mal wieder was bringt, kommt das zweite Chiplet noch dazu und Intel guckt wiederum in die Röhre, sollte es weiterhin nicht gelingen eine vergleichbare Architektur zu entwickeln.

Sorry, aber das ist doch einfach nur Quatsch!

Es ist eine sehr vernünftige Entscheidung vorrangig für Spiele nur ein Chiplet mit extra Cache auszustatten. Nicht weil man dann noch mal nachlegen könnte, sondern weil es auf beiden Chiplets schlicht wenig bis gar keinen Sinn ergeben würde. Spiele würden da nicht mehr sonderlich profitieren, weil das absolute Gros ohnehin nicht von mehr als 8C16T etwas hat und die allermeisten Anwendungen haben von dem Cache auch nichts, sondern profitieren eher von höherem Takt.
Also sollten sie Deiner Meinung nach damit nahezu nur Nachteile schaffen plus nochmal höhere Kosten? Sorry, aber nein.

 

[CD LABS: Radon Project]

Der Spielraum ist vor allem deswegen so hoch, weil AMD bisher pro CPU nur ein Chiplet mit mehr Cache ausrüstet.

Der Spielraum besteht darin, dass AMD noch mehr Chiplets übereinanderstapeln könnte . Zur ersten Generation war die Sprache von 8-hi:

AMD Confirms Zen 3 Ryzen CPUs With 3D V-Cache Stack Chiplet Design, Coming Early Next Year Before Zen 4

AMD has confirmed that the 3D V-Cache stack chiplet technology will be introduced in its Zen 3 powered Ryzen CPUs coming early next year.

wccftech.com

Sie könnten also, mit den jetzigen V-Cache-DIEs, eine CPU mit 512 MiB zusätzlichem L3-Cache auf einem CCD gestapelt bauen. Und das, wie wir jetzt wissen, zu geringen Kosten. 36mm² in TSMCs N7-Prozess, das ist ja mal gar nichts...

 

[Mephisto_xD]

Der Spielraum besteht darin, dass AMD noch mehr Chiplets übereinanderstapeln könnte . Zur ersten Generation war die Sprache von 8-hi:

AMD Confirms Zen 3 Ryzen CPUs With 3D V-Cache Stack Chiplet Design, Coming Early Next Year Before Zen 4

AMD has confirmed that the 3D V-Cache stack chiplet technology will be introduced in its Zen 3 powered Ryzen CPUs coming early next year.

wccftech.com

Sie könnten also, mit den jetzigen V-Cache-DIEs, eine CPU mit 512 MiB zusätzlichem L3-Cache auf einem CCD gestapelt bauen. Und das, wie wir jetzt wissen, zu geringen Kosten. 36mm² in TSMCs N7-Prozess, das ist ja mal gar nichts...

Ich denke mal mat hat hier zwischen thermischen Einschränkungen und 3D-Cache Vorteil abgewogen. Schon mit einem einzigen Cache huckepack musste AMD die maximale Abwärme deutlich reduzieren um den zusätzlichen Die nicht zu grillen. Oder glaubt hier wirklich jemand, dass man die CPU nicht mit 5 GHz laufen lassen hätte, wenn man nur gekonnt hätte?

Mit jedem Zusatzdie zwischen CPU und Heatspreader wird sich das Problem verschärfen. Und am Ende bringen am Desktop dann halt doch nicht viel, wenn die CPU dafür nur bei 2.5 GHz takten darf weil man nicht mehr als 20W Abwärme durch den Die Stapel gekühlt bekommt.

 

[INU.ID]

Oder glaubt hier wirklich jemand, dass man die CPU nicht mit 5 GHz laufen lassen hätte, wenn man nur gekonnt hätte?

So steht es im Artikel:

Das Problem bzw. einer der maßgeblichen Gründe für die hohe Effizienz der Prozessoren ist die Befestigung in der Region von CCD 0. Hier ist die Spannungsversorgung auf die 1,15 Volt beschränkt, die der V-Cache maximal erhalten darf, wodurch die CPU-Kerne ebenfalls keine höhere Spannung erhalten können und entsprechend niedriger takten müssen.

Nicht die Temperatur, sondern die Limitierung der Spannung ist für den etwas niedrigeren Takt verantwortlich.

 

[Mephisto_xD]

So steht es im Artikel:

Nicht die Temperatur, sondern die Limitierung der Spannung ist für den etwas niedrigeren Takt verantwortlich.

Ich glaube trotzdem, dass das Grundproblem eher thermischer Natur ist, denn eine zweite Spannungsversorgung und ein Levelshifter sollte eigentlich nicht zu schwer zu realisieren sein.

Wie gesagt, ich denke mal dass entweder der Compute Die selbst, oder der gestapelte CCD einfach abraucht wenn man versucht da die 90W Abwärme eines ungedrosselten CCDs durchzuleiten.

 

[perupp]

Interessant, also scheint der Spielraum für Verbesserungen des 3D Caches ebenfalls relativ hoch z sein, unabhängig von der generellen CPU. Durch die kostengünstigere 6nm Fertigung könnte hier also auch noch ein potentieller Platzgewinn drin sein und ggf optimierungen bei den Kosten.

Sdram ist kaum noch schrumpfbar

 

[X-Bow]

Ich glaube trotzdem, dass das Grundproblem eher thermischer Natur ist, denn eine zweite Spannungsversorgung und ein Levelshifter sollte eigentlich nicht zu schwer zu realisieren sein.

Wie gesagt, ich denke mal dass entweder der Compute Die selbst, oder der gestapelte CCD einfach abraucht wenn man versucht da die 90W Abwärme eines ungedrosselten CCDs durchzuleiten.

Du vergisst das die Masse an Silicium zwischen einem DIE mit oder ohne 3D$ die gleiche ist. Sprich die Kühlleistung vom Kühler über den HS auf den CCD ist in beiden Fällen nahezu gleich. Einzig die zusätzliche Abwärme des 3D$ gegenüber dem toten Material ohne 3D$ ist vorhanden welche aber nicht groß sein dürfte.
Wie AMD sagt dürfte das an der Spannungsversorgung liegen, und was nicht ist kann zukünftig noch werden. 3D$ ist auch bei AMD noch in den Kinderschuhen und wird sich weiter entwickeln.