Grund ... nicht zwingend ... Intel könnte den IP-Block auch einfach in das Layout dieses I/O-Chips (oder Base-Tiles, je nachdem, wie Meteor Lake konkret aufgebaut sein wird, da hier auch Foveros im Gespräch ist) verlagern. Der Umbau würde zwar eine Gelegenheit bieten noch einmal Hand anzulegen und ggf. "aufzuräumen/zu entschlacken", jedoch handelt es sich um einen validierten Funktionsblock. Den zu überarbeiten und bspw. DDR4-Funktionalität herauszuentwickeln/layouten würde auch eine erneute Validierung dieses Funktionsblock erforderlich machen. Wie gesagt, kann man nicht ausschließen, muss aber nicht zwingend erfolgen. *) Denkbar wäre auch, dass auch Meteor und Lunar Lake zumindest theoretisch weiterhin DDR4 handhaben können. (Ob Intel die benötigten Kontakte dann noch mit den neueren Packages nach außen führen wird, ist dagegen wieder eine komplett andere Frage.)
*) Die Frage wäre, was Intel auf der anderen Seite durch den zusätzlichen Aufwand gewinnen würde? Wären bspw. Power Savings und ggf. Wafer-Flächenersparnis relevant? Auch hier könnte ich mir zumindest vorstellen, dass der Bedarf hier für zwangsweise Einsparungen vorerst vergleichsweise gering ausfallen wird.
Beispielsweise bei 14nm würde ich den Druck gar noch als größer vermuten und gesichert ist mindestens bis Coffee Lake der Speichercontroller voll DDR3-fähig geblieben und es wäre nicht verwunderlich, wenn Intel bei den vergleichsweise kleinen Anpassungen der folgenden Skylake-Derivate die grundlegende DDR3-Funktionalität selbst noch in Comet Lake in 2020 drin hat, auch wenn der Speicher nach außen hin nicht mehr unterstützt wird, bzw. vielleicht auch nicht mehr zugreif/freischaltbar ist, selbst wenn man ein entsprechendes Dev-BIOS hätte?
Sämtliche Kontakte teilen ... das denke ich eher nicht in diesem Falle, da DDR5 ein beträchtlich abweichendes Design aufweist. Ich würde hier annehmen, dass die Schnittmenge der Kontakte relativ groß sein wird, aber ebenso wird es vermutlich einige dedizierte Kontakte/Datenpfade geben, die nur für die DDR4- und nur für die DDR5-Anbindung genutzt werden.
Wer mehr Zeit hat, kann das gerne mal überprüfen, da wie gesagt nur eine wohlbegründete Vermutung von mir.
*) Die Frage wäre, was Intel auf der anderen Seite durch den zusätzlichen Aufwand gewinnen würde? Wären bspw. Power Savings und ggf. Wafer-Flächenersparnis relevant? Auch hier könnte ich mir zumindest vorstellen, dass der Bedarf hier für zwangsweise Einsparungen vorerst vergleichsweise gering ausfallen wird.
Beispielsweise bei 14nm würde ich den Druck gar noch als größer vermuten und gesichert ist mindestens bis Coffee Lake der Speichercontroller voll DDR3-fähig geblieben und es wäre nicht verwunderlich, wenn Intel bei den vergleichsweise kleinen Anpassungen der folgenden Skylake-Derivate die grundlegende DDR3-Funktionalität selbst noch in Comet Lake in 2020 drin hat, auch wenn der Speicher nach außen hin nicht mehr unterstützt wird, bzw. vielleicht auch nicht mehr zugreif/freischaltbar ist, selbst wenn man ein entsprechendes Dev-BIOS hätte?
Sämtliche Kontakte teilen ... das denke ich eher nicht in diesem Falle, da DDR5 ein beträchtlich abweichendes Design aufweist. Ich würde hier annehmen, dass die Schnittmenge der Kontakte relativ groß sein wird, aber ebenso wird es vermutlich einige dedizierte Kontakte/Datenpfade geben, die nur für die DDR4- und nur für die DDR5-Anbindung genutzt werden.
Wer mehr Zeit hat, kann das gerne mal überprüfen, da wie gesagt nur eine wohlbegründete Vermutung von mir.
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) und weißt, wenn ich mich nicht verzählt habe, 16 reine DDR4-Kontakte, 34 reine DDR5er und 257 geteilte Kontakte auf. Und von den reinen DDR4lern stellt die Hälfte eine simple Erweiterung von 4- auf 8-Bit ECC für das doppelt so breite Interface dar. (Eigentlich ein Fail von den DDR5-Spezifizierern. Es bauen jetzt alle 2×-40-Bit-ECC-Module und 2×-40-Bit-Controller, genutzt werden aber nur 2×36 Bit? Da hätte man doch gleich mit doppelter Parität arbeiten können.)
