News AMD Zen 1 bis 5: Speicheranalyse verrät spannende Details zu den Latenzen

[PCGH-Redaktion]

Chips and Cheese hat die CPU-Architekturen Zen 2, Zen 4 und Zen 5 mit Blick auf ihre Speicherhierarchie und die daraus resultierenden Latenzen untersucht. Das bringt einige spannende Erkenntnisse zutage.

Was sagt die PCGH-X-Community zu AMD Zen 1 bis 5: Speicheranalyse verrät spannende Details zu den Latenzen

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[Thomas5010]

Sehr interessanter technischer Einblick.

Wenn selbst die Latenz im selben CCD bei mehreren Kernen derart steigt, dann handelt es sich wirklich um einen Nachteil zum Zen5.

Die Problematik zeigt aber auch auf, warum der Scheduler sich so schwer tut. Es liegt wohl ebenfalls an der Architektur.

 

[RobooeL]

Da ist dann auch bald Schluss

 

[Quake2008]

Intel kan nur hoffen, das AMD den flaschenhals nicht löst.

 

[Jaffech]

Wo ist jetzt der laut Überschrift versprochene Vergleich von Zen1 bis Zen5?
Sehe hier Zen1 und Zen3 nicht. Gerade Zen3 mit den 8core CCX wäre interessant.

Außerdem wird nicht Zen1-5 analysiert, denn die Mobile Chips und APUs werden nicht beleuchtet, gerade die monolithische Bauweise hat bessere Latenzen. Sprich hier geht es nicht um Zen1-5, denn dann wären o.g. Chips dabei.

Die richtige Überschrift wäre eigentlich "Summit Ridge bis Granite Ridge [...]", denn dann wäre klar, dass es sich nur um die Desktop Varianten handelt und nicht allgemein um die Architektur wir hier suggeriert.

Macht den Quellenartikel aber nicht weniger interessant ^^

 

[RaptorTP]

Pushing AMD’s Infinity Fabric to its Limits

I recently wrote code to test memory latency under load, seeking to reproduce data in various presentations with bandwidth on the X axis and latency on the Y axis.

chipsandcheese.com

Anbei mal der Link.
Den und nen 3 Zeiler hatte man schreiben sollen. Mehr nicht.

 

[belle]

Intel kann nur hoffen, dass AMD den Flaschenhals nicht löst.

Threads mit hoher Bandbreite und Threads, die niedrige Latenzen erfordern, sollten bei Zen 4 idealerweise auf unterschiedlichen CCDs ausgeführt werden. Dringend vermeiden sollte man hingegen eine abwechselnde Ausführung von bandbreitenintensiven Aufgaben - dann steigt die Latenz im Extremfall sogar auf 731 ns.

Laufen auf beiden CCDs Threads mit hohem Datenbedarf, steigt die Latenz bei Zen 4 drastisch an.
Quelle: Chips and Cheese

Bei Zen 5 sind derartige Probleme hingegen weniger kritisch. Auf einem CCD erreicht die Speicherlatenz im Test von Chips and Cheese einen Höhepunkt bei drei Kernen, der aber nur bei 152 ns liegt.

So wie ich das sehe, wurde diese Bremse mit Zen 5 schon teilweise wieder gelöst. Das trifft wohl hauptsächlich Zen 4, weder Zen 3 noch Zen 5 weisen solche Extremwerte auf.

 

[Quake2008]

So wie ich das sehe, wurde diese Bremse mit Zen 5 schon teilweise wieder gelöst. Das trifft wohl hauptsächlich Zen 4, weder Zen 3 noch Zen 5 weisen solche Extremwerte auf.

Interessant. Danke.

 

[belle]

Man verwendete für die Zen 4 Architektur einen 7950X3D mit 2 GHz FCLK (Infinity Fabric) und 2,8 GHz MCLK / UCLK (RAM, Speichercontroller).

Der RAM läuft mit DDR5-5600 (2800 MHz), also ignoriert man AMDs Empfehlung der 2:3-Regel für bessere Latenzen auf Kosten der IF-Bandbreite.
Bei DDR5-5600, also 2800 * 2 : 3, wären das 1866 MHz und bei DDR5-5800 1933 MHz.

EDIT
Zusammenfassend kann man sagen, dass die Kerne ab Zen 4 deutlich mehr Bandbreite brauchen um gefüttert zu werden. Dadurch wurden die Warteschlangen, also "Queue", verlängert, was aber unter Umständen die Latenz verlängert. Das passiert auch, weil Zen 4 bandbreitenintensive Aufgaben zu bevorzugen scheint.
Ab Zen 5 wurden wohl trotz gleichem I/O-Die intern pro CCX 2 unabhängige Warteschlangen für Cache-Misses eingeführt statt einer langen.

Pushing AMD’s Infinity Fabric to its Limits

I recently wrote code to test memory latency under load, seeking to reproduce data in various presentations with bandwidth on the X axis and latency on the Y axis.

chipsandcheese.com