Das Hauptproblem bei der Bewertung ist ja immer noch, dass man nicht weiß, wie sich das gesamte Portfolio zusammensetzt. Das im Geekbench Dargestellte wird zweifellos ein echter Xeon und kein W oder X gewesen sein, denn letztere werden absehbar auf 1S-Systeme beschränkt bleiben.
Bisher hat man lediglich ein ES gesehen, das aus vier Tiles bestand. Intel fertigte bisher jedoch immer eine Vielzahl unterschiedlicher Dies pro CPU-Generation, d. h. es wäre denkbar, dass es noch ein anderes Tile gibt **), das für die Kombination von nur zwei Tiles pro CPU vorgesehen ist und dementsprechend bspw. die doppelte Zahl an PCIe- und DDR5-Controllern pro Tile enthält.
Maximal 20 vollständige Kerne erscheinen mit einem Blick auf das Die-Shot in dem bekannten Tile nicht wahrscheinlich, eher 15 - 18 Kerne. Und gäbe es dieses von mir spekulierte Zweit-Tile für Dual-Die-CPUs nicht, würde das hier bedeuten, dass sich die 20 Kerne auf 4 Tiles verteilen, also nur 5 aktive Kerne pro Tile, was auch bzgl. des L3 viel Spielraum lässt, zumal auch hier unklar ist, ob ein Teil des L3 in einem Viererchip deaktiviert ist, d. h. man weiß noch nicht einmal ob die 75 MiB den Vollausbau darstellen und wenn doch, dann wovon? Von einer 4-Tile- oder von einer 2-Tile-Variante? (Wenn das 1x75 MiB korrekt ausgelesen wurde.)
Selbst wenn man aktuell nur ein 15-Kern-Tile annimmt, wäre es bei einer zwanghaften Viererkombination für Intel problematisch kleinere Xeon's damit anzubieten, weil man viel zu viel (pro Tile) abschalten müsste. Ich halte es daher für recht wahrscheinlich, dass es noch ein angepasstes Tile mit mehr I/O-Logik und dafür weniger Kernen gibt, vielleicht nur 10 Kernen?
Viele Fragezeichen ...
*) Der einzige plausible Grund, der gegen ein zweites Tile sprechen könnte, wäre, dass Intel gar nicht vor hat zu kleine Xeon's auf Basis von Sapphire Rapids SP herauszubringen, was aktuell ebensowenig ausgeschlossen werden kann, da Intel bisher von einer parallelen Fortführung der aktuellsten letzten beiden Xeon-Generationen spricht. Vielleicht wird Sapphire Rapids nur auf große Server-CPUs abzielen? Die W's und X'e könnte man dann mit dem einen Tile dennoch realisieren, indem man der Workstation/HEDT-Plattform (letzten Endes die gleiche Plattform) die Speicherkanäle und PCIe-Lanes zurechtstuzt. (Bspw. 8-Kern-CPUs wären damit aber dennoch eine "Verschwendung" und von 8-Kern-Servern gar nicht zu reden
)
**) Mit einem, zusätzlichen, zweiten Tile wäre Intel hier dennoch effizienter unterwegs als in der Vergangenheit, wo es beim Xeon immer mindestens drei separate Dies gab.
***) Interessant aber, wenn korrekt ausgelesen: Der L1 gleicht Willow Cove in der Größe, der L2 wurde noch ein weiteres Mal beträchtlich vergrößert, hier nun 2,0 MiB anstatt 1,25 MiB wie bei Willow Cove. Abzuwarten bleibt jedoch ob das eine serverspezifische Erweiterung ist oder ob das eine generelle Eigenschaft von Golden Cove ist.
****) Ergäneznd zur L3-Größe des Golden Cove in Sapphire Rapids:
Wenn die Größenverhältnisse zwischen L1I, L2 und L3 gleich bleiben und sich am L3-Aufbau in 10nm ESF nichts realtiv dazu verändert hat, sollte ein Golden Cove Kern hier vermutlich 2,25 bis 2,50 MiB L3 umfassen. Der flächentechnisch und verhältnismäßig errechnete Wert liegt leider genau dazwischen bei etwa 2,35 MiB, vielleicht ist der aber wirklich derart ähnlich "krum"? (Cooper Lake verwendet bspw. 1,375 MiB, Ice Lake 1,50 MiB.)
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