2022 wird wohl ein krankes Jahr werden. Alles im Zeichen der 5 !
DDR5, 5nm ZEN5000, PCiE 5.0, 5nm Grafikkarten von NVIDIA und AMD. [...]
Ist genauso wie beim Astrologen ... wenn man die Zeichen unbedingt sehen will, wird man schon welche finden.
Als Korrektur: Es gibt keinen Zen5000, Zenn4000 oder Zen3000, PCIe 5.0 wird man in 2022 sicherlich nicht auf dem Desktop zu sehen bekommen und die nächste nVidia-Generation wird dann voraussichtlich irgendwas mit 40xx werden.
War nicht auch mal von ECC-Support die Rede?
Ab 2022 wird DDR5 i.V. mit PCIe 5.0 wirklich interessant
ECC: Ja, ein entsprechendes DIMM-Modul, kann einen ECC-Chip "on-board" haben, d. h. ECC muss nicht mehr im Speichercontroller berechnet werden, sondern wird direkt auf dem DIMM-Modul selbst berechnet. Micron spricht hier von "
128b+8b SEC, error check and scrub" für das "On-die ECC".
Zu PCIe 5.0 s. o., bzw. das wird für den Desktop vorerst eher nichts.
Nachtrag, da das mit dem ECC nicht ganz so trivial ist und voraussichtlich zu Missverständnissen führt, denn obige Ausführung bezieht sich einzig auf Einzelbitfehler.
Konkret schreibt SK Hynix in seinem Blog: "
On-die error correction code (ECC) and error check and scrub (ECS), which were first to be adopted in DDR5, also allow for more reliable technology node scaling by correcting single bit errors internally. Therefore, it is expected to contribute to further cost reduction in the future. ECS records the DRAM defects and provides the error counts to the host, thereby increasing transparency and enhancing the reliability, availability, and serviceability (RAS) function of the server system."
Und auch Micron spricht explizit von einem "
on-die ECC", d. h. einer direkt in den Chip (nicht dem DIMM/Modul) implementierten Funktionalität zur Korrektur von Einzelbitfehlern: "
RAS improvements like on-die ECC reduce the system error correction burden by performing correction during READ commandsprior to outputting the data from the DDR5 device. DDR5 SDRAM ECC is implemented as single error correction (SEC), pairing 128 data bits with 8 parity bits to form a 136-bit codeword that is stored in the DRAM during a WRITE command.During subsequent READ commands to that address, a syndrome will be calculated based on the 136 bits, correcting any single-bit errors that may occur."
In dieser Art geht es bei dem, was hier als DDR5/ECC spezifiziert wurde, eher darum die Zuverlässigkeit einzelner Chips zu erhöhen, weil die Fertigung immer aufwendiger wird und weil die Chip-Anzahl auf DIMM-Modulen weiter zunehmen wird, d. h. Fehler zunehmend wahrscheinlicher werden und wie gesagt, es geht hierbei einzig um Einzelbitfehler in einem Chip.
Dagegen moderne CPUs von AMD, IBM und Intel unterstützen erweiterte ECC-Verfahren, die weitaus mehr als nur ein einfaches
SEC-DED bieten und Multibitfehler oder gar Ausfälle einzelner Chips kompensieren können, d. h. es bleibt anzunehmen, dass die ECC-Funktionalität in den Speichercontrollern der CPUs weiterhin bestehen bleiben wird und für eine zu heute vergleichbare ECC-Funktionalität (nach allgemeinem Verständnis) auch weiterhin erforderlich sein wird, voraussichtlich inkl. der nach außen geführten 80 (2 x 32 + 8) Lanes anstelle der heute ECC-typischen 72 (64 + 8) Lanes bei DDR4 (d. h. also, es ist weiterhin eine explizite Unterstützung notwendig).
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So geht das. 
