AMD-Zen-2-I/O-Chip unter dem Mikroskop: Die-Shots interpretiert

PCGH-Redaktion

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Bilder der Feinstruktur von Silizium-Chips sehen spannend aus. Leider erklären AMD, Intel und Nvidia ungern, was man da sieht. Wir versuchen ein weiteres Mal, diese Lücke zu füllen, und analysieren diesmal den I/O-Chip der Ryzen-3000-CPUs, dessen Aufbau auch bei X570 und TRX40 genutzt wird.

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Danke Torsten!

Wieder viele neue Gedanken und Informationen, die mir ein wenig Licht und den dunklen Keller meines Wissens über heutige Microcontroller bringt. Da hört man doch gerne zu!
 
Einfach ein geiler und vor allem informativer Artikel :daumen:
Viel Dank dafür :):hail:
Kann zum Thema aber sonst nicht viel mehr beitragen :D
Finde die ganze Materie zwar unfassbar interessant, aber meist ebenso unverständlich :ka:
 
Zitat: "In den bislang verkauften Produkten sind diese offensichtlich teilweise deaktiviert und im AM4-Format lassen sie sich mangels Sockel-Kontakten auch nicht nach außen führen. "

Wie kommt PCGH drauf? Aus meiner Sicht macht es wirtschaftlich wenig Sinn, etwas für eine Plattform zu designen, und gewisse Komponenten dann sozusagen zu "verschwenden", also nicht anzubinden. Das hat mich seit Zen1 bereits unglaublich gestört.

Sofern ich das richtig verstanden habe, passt CPU seitig doch alles. Von den 32 Lanes werden 24 (20 +4 für SB Link) genutzt, vom Rest scheinen 4 als SATA fest verschalten worden zu sein. Dann bleiben noch 4 Lanes übrig. Wo sind die dann hin?
 
Zuletzt bearbeitet:
Die Chips der ersten beiden Zen-Generationen hatten definitiv einen 32-Lane-Controller (siehe Threadripper und Epyc), im Sockel AM4 mussten sie aber nachweislich auf 24 beschnitten werden. Die Gründe dürften "reicht vollkommen aus" und "ist billiger" lauten – die Plattform bedient schließlich auch den Einsteigermarkt und durfte nicht zu teuer werden, mit über 1.300 Kontakten ist sie unter den PGA-Formaten auch so schon eine Extrem-Konstruktion. Intel hat bei weniger als der Hälfte auf LGA gewechselt...
 
Nur weil Intel zu LGA gewechselt ist, heißt das rein gar nichts. Intel ist nicht das Maß der Dinge. Macht trotzdem keinen Sinn.

So viele Pins kosten die 4 Lanes gar nicht. Ich habe die genaue Zahl nicht mehr im Kopf, aber ich meine, dass man um die 30 - 50 Pins für 8 Lanes mehr bräuchte, und das halte ich bei 1331 Kontakten für sehr unwahrscheinlich, dass diese nicht implementiert wurden. (Ist auch etwas her, ich habe mich damals mit Zen1 näher beschäftigt)

Gleichzeitig, woher willst du wissen, dass Sockel AM4 bereits jeden erdenklichen Pin nutzt? Selbst Intel nutzte auf 1151 nicht alle Pins, einige waren "reserved", genauso wie Sockel 2066, die jetzt freigeschaltet wurden.

Um eines zu verdeutlichen: Ich sage nicht, dass wir die zusätzlichen Lanes je auf AM4 zu sehen bekommen, ich sage, dass es seitens AMD andere Gründe gibt, da die Aussage "Sockel hat zu wenig Pins" einfach zu widersinnig, unlogisch und teilweise sogar schwachsinnig anmuted, wenn man einen Zukunftssicheren Sockel über mehrere Generationen bringen will und auch muss, der sich mit Intel und allen Eventualitäten (auch ausstattungsmäßig) messen können muss.
 
Ein Pin, der aufgrund seiner Lage nicht für ein weitere unabhängiges Hochfrequenzsignal genutzt werden kann, hilft einem auch nicht weiter. Und du magst einen Blick auf den einzigen anderen Hersteller von gesockelten Prozessoren in auch nur halbwegs vergleichbarer Größe für "schwachsinnig" halten, aber solange AMD nicht feinsäuberlich darlegt, ob sie gegebenenfalls aus reiner Boswilligkeit Ausstattung deaktiviert haben, ist der Vergleich zwischen Techniken mit ähnlicher Zielsetzung der beste Weg zu einer Schlussfolgerung.
 
Trotzdem bleiben es Mutmaßungen, und nichts anderes. Ich kann es absolut nicht leiden, wenn man Mutmaßungen als Fakten verkaufen will. Ist das gleiche, wie die Leute, die die ganze Zeit etwas von Zen2+ geredet haben, ohne handfeste Informationen darüber.

Jetzt kommt mal meine Mutmaßung: Ich sage, dass AMD die 32 Lanes fest aufgeteilt hat: 16 in Grafik, 4 für M2 und Sata, 8 (ja richtig gehört, konnten wir an TRX40 sehen) für CPU/Chipset Link, wo 4 bisher noch reserviert sind (eventuell mit X670 verfügbar, man will den Kunden ja Gründe für neue Boards über X570 geben) und 4 weitere Dinge für "Sonstige" Sachen.

AMD scheint, was ihre Lane-Konfiguration anbetrifft, die Lane-Konfig strikt einzuhalten,das kann man an den APUs sehen, die 8 ihrer Grafik-Lanes für die integrierte GPU verwenden und somit 8 Lanes für die normalen Grakas bleiben (16 Lanes entsprechen der Sektion "Grafik").

Nun zu den sonstigen Dingen: Ich habe hier ein altes Bedienhandbuch von MSI für ihr X370 Gaming Plus Board vor mir liegen, die ein ganz interessantes Block-Diagramm bezüglich der Lane-Verteilung aufgezeichnet haben (nachsehbar im Internet, ebenso bei ihren X470 Boards kann man das Block Diagramm sehen).

Interessant hierbei ist, dass Sowohl Audio, als auch der NV6795 SuperIO Chip in die CPU führt, NICHT durch den Chipsatz, und um diese Dinge anzubinden, werden logischerweise weitere Lanes benötigt. Wenn man MSI glauben schenken darf, und wenn man diese Informationen kombiniert, dann gelangt man zu der Annahme, dass 4 Lanes für spezielle Anschlüsse und Funktionalität reserviert wurden, die man nicht auf den ersten Blick sieht.

Man darf nicht vergessen, AM4 ist ein sehr flexibler Sockel, bzw. muss es sogar sein, daher kann ich mir vorstellen, dass AMD die Lane-Verteilung vorgegeben hat, insbesondere im Hinblick auf X300, der an sich auch kein Chipsatz ist.

Warum nun auf TR und EPYC alle Lanes zur Verfügung gestellt wurden, kann ebenso begründet werden: Bei TR werden die meisten Anschlüsse der Boards von der CPU versorgt, womit der X399, in gewissen Maßen auch der TRX40 gar nicht vollständig genutzt wird, da man so viele Anschlüsse gar nicht auf das Board bringt (Kann man am heftigsten bei Intel sehen, wo der X299 bis zu 24 weitere Lanes liefert und die Boards ausstattungsmäßig, von Quad Channel und den CPU Lanes abgesehen, eine ähnliche Konnektivität wie Z370/Z390 hat, womit sehr viele Lanes des Chipsatzes ungenutzt sein müssen).

Somit können gewisse Teile hier vom Chipsatz übernommen werden. Ebenso gibt es keinen Grund, die Lanes hier zu reservieren bei HEDT, da es ein Nischensockel ist, der keine Flexibilität benötigt.

Was EPYC anbetrifft, hier geht es um Server, der ohnehin komplett andere Anforderungen hat. Deshalb ist hier ein Vergleich wenig zielführend.

Macht deutlich mehr Sinn, als "Sockel unterdimensioniert". Man entwickelt keinen dicken SUV, und lässt dann aus Kostengründen die hinteren Sitze und den Kofferraum weg, obwohl man die Karosserie und das Design darauf mit entwickelt hat.
 
Trotzdem bleiben es Mutmaßungen, und nichts anderes. Ich kann es absolut nicht leiden, wenn man Mutmaßungen als Fakten verkaufen will.

Artikel schrieb:
keine Fakten aus gesicherten Quellen
Artikel schrieb:
analysiert[..] rein anhand öffentlicher Daten und unserem internen Wissen
Artikel schrieb:
möchten an dieser Stelle aber noch einmal darauf hinweisen, dass es sich nur um eine Interpretation handelt. Die zugrundeliegende Logik ist schlüssig, aber wir können Fehler in einigen Annahmen nicht ausschließen

:ka:
Mehr als meine "Mutmaßungen" zu kennzeichnen kann ich nicht machen. Lesen muss jeder selber. Oder alternativ das Video schauen.

An dieser Stelle der Hinweis, dass man im Artikel auch etwas zur Anbindung von Audio-Codec und Super-I/O findet, die rein gar nichts mit PCI-Express zu tun haben. Über die Ressourcen-Nutzung und -Austattung von X299- und X399-Platinen, die wenig mit deinen Theorien zu gemein hat, haben wir ebenfalls zahlreiche Artikel veröffentlicht. Und nein, die sind keine schwachsinnigen Mutmaßungen, sondern harte Fakten. Auch hier gilt: Lesen hilft beim Wissen.
 
Zuletzt bearbeitet:
Danke für das Video, ich fand es hochinteressant. Den ersten Teil kannte ich noch nicht, werde ihn mir jetzt aber auch noch gönnen.
 
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