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  1. #11
    Avatar von yummycandy
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    AW: AMD Milan: Gerüchte um HBM2 als Cache

    Unter der Oberfläche vom Rome steckt aber noch das komplette Routing. Es wird schwierig das ganze bei noch mehr Chiplets unterzubringen. Zumindest, wenn sie am aktuellen Package festhalten wollen. (Was ziemlich preisgünstig ist)
    FX8320 | Macho HR02 | 32GB | 270x | 500GB 850EVO | 10TB HD | Zyxel NAS 542 8TB | Nanoxia DS2@
    Noctua | VN279QL (AMVA+) | Xonar DGX | CM Sentinel III | Logitech G710+ | Logitech G933 | Teufel Concept E 400
    --> http://www.sysprofile.de/id183798

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  2. #12
    Avatar von Tech_Blogger
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    AW: AMD Milan: Gerüchte um HBM2 als Cache

    Unter der Oberfläche vom Rome steckt aber noch das komplette Routing. Es wird schwierig das ganze bei noch mehr Chiplets unterzubringen.
    Deswegen ja der SI-Interposer.

    Private Nachrichten sind aktiviert, würde mich über Nachrichten oder Freundschaftsanfragen freuen.
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  3. #13
    Avatar von takan
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    AW: AMD Milan: Gerüchte um HBM2 als Cache

    *freu* wenns dann cpu's mit hbm gibt wäre ich dabei. also fürn ottonormal/dekstopuser.
    I5 7600K @ Bequiet Silent Loop 360 | MSI Z270-A Pro | Sapphire RX Vega 64 Nitro+ | DDR4-2400 GSkill Ripjaws V F4-2400C15D-8GVR 16GB | Samsung 970 EVO 500GB | Toshiba X300 4TB | Netzteil Bequiet Dark Power Pro 11 750W | Verpackt im Bequiet Dark Base 900 Pro rev. 2
    Asus MG279Q

  4. #14

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    AW: AMD Milan: Gerüchte um HBM2 als Cache

    Wenn AMD das wirklich bringen sollte, dann bin ich froh das die mich nicht Ignoriert haben. Und das wäre schon das zweite mal. xD
    Zumindest laut meinem Gefühl.
    Ich schrieb nämlich bei Facebook als ich dort noch angemeldet war mal zu AMD mit der Frage, warum man die Chips nicht intern kühlt, sprich sich die eigenschaften des Peltier Element zu nutze macht. Nach oben hin sollte die wärme raus kommen, da man diese mit kühler abnehmen kann, und die chipfläche an sich wird mehr gekühlt.

    Vor einigen wochen wurde dann berichtet das AMD ein Patent angemeldet hat, und darin is zu sehen, das die Kühlung im chip sogar gewendet werden kann nach oben und oder nach unten.. ob das sinnvoll ist sei einmal dahin gestellt. Aber kommt mir halt sehr bekannt vor, diese idee, des Internen Kühlens.

    Eine zweite sache die ich schrieb war.
    Warum man HBM nicht als ersatz für DDR speicher nimmt, und oder gleich auf CPU's verbaut, um die Prozessoren allein schon durch den Mega großen speicher zu beschleunigen, dann käme halt ncoh der erhöte daten durchsatz. In kombination mit etwa gleich schnellen ram wie HBM zusätzlich in etwa DDR Slots verbaut, wären so wohl einige bremsen weg. Das einzige anfangsproblem wären halt die Kosten lage, bis sich das ganze für die masse durchsetzt. Allein HBM auf dem CPU als Cache, wäre schon eine extreme verschnellerung. Da auf den CPU schon selbst soviel zwischen gelagert werden könnte, das nur wenig auf ram ausgelagert werden müsste. Der CPU somit viel schneller auf die daten zugreifen kann und dadurch die volle rechen power der CPU kerne druch kommt.

    HBM direkt in der CPU inklusive internes Chip Kühlen.... das wäre ein Power up vom feinsten.
    Der nachteil von Peltier elementen ist und bleibt aber nach wie vor die höhere Energie die benötigt wird. Also hoffe ich das sie auch die aufsteigende Wärme zu nutzen machen, um die gebrauchte energie zu minimieren, und daher der die internet Peltier elementen schlatung das wechseln pro seite auf warm oder kalt beherscht, um das besser steuern zu können. Denn auch die Problematik der Energie udn wärme hatte ich erwähnt dazu.

    ich bin gespannt was sie daraus machen. und wenn sie es wirklich machen, habe ich zwar keinen cent davon das sie meine ideen nehmen... aber ich wäre auf jedenfall happy xD

    Daher ja! Ich glaube an den Gerüchten könnte etwas dran sein. Auch wenn das ganze schneller eintreffen würde als erwartet. ^^
    Geändert von Geheim89 (07.09.2019 um 10:51 Uhr)

  5. #15
    Avatar von Zero-11
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    AW: AMD Milan: Gerüchte um HBM2 als Cache

    Zitat Zitat von FrozenPie Beitrag anzeigen
    2x Grafikeinheiten?

    update: ich hab das mal grafisch hervorgehoben
    Klicken Sie auf die Grafik für eine größere Ansicht 

Name:	milan - Kopie.png 
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ID:	1057848
    Geändert von Zero-11 (07.09.2019 um 22:23 Uhr)
    RX 570@970mV & Chill 4GB VRAM / Ryzen 1600 / 16GB Ram - Beyond Skyrim erwartet

    Es gibt keine Beweise für das NASA Universum, nur ignorante Annahmen. Alle Bilder vom Weltall sind Fälschungen.

  6. #16
    Avatar von boedefelt
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    AW: AMD Milan: Gerüchte um HBM2 als Cache

    Zitat Zitat von Zero-11 Beitrag anzeigen
    2x Grafikeinheiten?
    Muss ja nicht für Grafik genutzt werden. Für KI oder sonnst was könnte das schon Sinn machen.

  7. #17
    Avatar von Kitsune-Senpai
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    AW: AMD Milan: Gerüchte um HBM2 als Cache

    Hm, mich interessiert eigentlich viel mehr, wie man von 80 Kernen, auf 320 Threads kommt - gabs bei SMT eine Änderung - weg von einer Verdoppelung, hin zu einer Vervierfachung - von physischen zu logischen Kernen?!?

  8. #18
    Avatar von boedefelt
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    AW: AMD Milan: Gerüchte um HBM2 als Cache

    Zitat Zitat von Kitsune-Senpai Beitrag anzeigen
    Hm, mich interessiert eigentlich viel mehr, wie man von 80 Kernen, auf 320 Threads kommt - gabs bei SMT eine Änderung - weg von einer Verdoppelung, hin zu einer Vervierfachung - von physischen zu logischen Kernen?!?

    Der Power7 ist 2010 auf den Markt gekommen und besteht aus bis zu acht Kernen, wovon jeder Kern parallel bis zu vier Threads ausführen kann.

  9. #19

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    AW: AMD Milan: Gerüchte um HBM2 als Cache

    SMT kann so aufgebaut werden dass es mehr als 2 Threads pro core simuliert. Bringt nur in Ausnahmefällen noch einen Mehrwert, deshalb sah man das bisher sehr selten implementiert. IBMs Power Architektur wurde ja schon genannt, auch Intel hat(te) das mal bei den Xeon Phi.

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  10. #20

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    AW: AMD Milan: Gerüchte um HBM2 als Cache

    @shootme55
    Ein pauschaler Hoax muss es übrigens nicht sein, denn es gibt von AMD ein Patent, dass einen L4-HBM-Cache am IOD skizziert inkl. Cache-Kohärenzprotokoll. Die Frage ist nur, ob man so etwas schon bei Milan oder vielleicht doch erst mit Genoa sehen wird. (Für etwas wie Ryzen 4000 kann man so etwas aufgrund der Kosten vorerst getrost ausschließen.)

    Die bisher kommunizierte Verwendung von TSMCs N7+ (nicht zu verwechseln mit N7P) für Zen3 impliziert auch eine Flächenverkleinerung um bis zu 17 %, d. h. man kann durchaus etwas Platz auf dem Package schaffen.

    Für Rome war der große 14 nm-IOD schlicht notwendig, da kein Interposer genutzt wurde, sondern der Chip direkt auf das Package-Substrat platziert wurde, d. h. man benötigte eine beträchtliche Chipfläche für die Anbindung der vielen Infinity Fabric-Links der (bis zu) acht CCDs (und Abführung der Speicherkanäle, PCIe-Lanes sowie des CPU-Socket-Interconnects).
    Mit einem IOD auf einem Interposer (wie es Tech_Blogger) anmerkte, könnte man den CCD etwas verkleinern 12 oder 10 nm) und damit Platz für HBM-Stacks schaffen. 7 nm erscheinen jedoch wenig wahrscheinlich aufgrund der noch einmal beträchtlich steigenden Zahl der zusätzlichen Signalleitungen (zusätzliche CCDs und HBM-Stacks), das wird einfach zu klein.


    @FrozenPie:
    Kreative "Tech-Art" (?) aber einen GPU-Core oder (etwas ähnliches) wird man da derzeit wahrscheinlich eher nicht drauf zu sehen bekommen, auch nicht für HPC und AI. Ein etwaiges Konstrukt wäre zu unflexibel und zu speziell und dafür ist AMD noch zu klein. Für den HPC-Bereich sitzt man aktuell an einer völlig neuen Beschleuniger-Architektur, die zwar erneut von Vega abgeleitet wird, jedoch mit einer GPU im klassischen Sinne gar nichts mehr zu tun haben wird (also keinerlei 3D-Fähigkeiten, nur noch reiner Rechenbeschleuniger; die MI60/50 auf Basis von Vega 20 sind dagegen noch reguläre, wenn auch modifizierte, GPUs).

    Abgesehen davon ist ein (vergleichsweise durchwachsener) Navi 10-Kern mit derzeit rd. 251 mm2 relativ groß (immerhin so viel Fläche wie 3,4 CCDs). Für HPC wird jedoch immer mehr Leistung angefordert, sodass das One-GPU-Design-for-all-Konzept sich mittlerweile seinem Ende genähert hat. Die zusätzliche Leistung können nur noch spezialisiertere Lösungen erbringen und in diese Kerbe schlägt AMDs Design und auch nVidia's NextGen-Volta, die bei Samsung gefertigt wird.


    @Kitsune-Senpai:
    Es gibt Gerüchte, dass AMD möglicherweise zukünftig (irgendwann, Zen3, Zen4, Zen5?) die Architketur auf 4-fach-SMT erweitern möchte. IBMs Power9 gibt es in einer 4-fach-SMT-Variante und optional in einer 8-fach-SMT-Variante. x86 und anderen Architekturen begnügten sich bisher i. d. R. mit 2-fach-SMT, weil der zusätzliche Transistorbedarf (Chipfläche) verhältnismäßig gering ist. Höhere Implementationen werden dagegen komplexer.
    Zudem wird man i. d. R. für eine effiziente Umsetzung auch mehr Ausführungseinheiten benötigen, denn wenn man nur die verwaltungstechnischen Gegebenheiten schafft, dass der Kern bspw. vier Threads "gleichzeitig" ausführen kann, hat man nur mäßig viel gewonnen. Im ungünstigsten Fall treffen hier so unvorteilhafte Ressourcenansprüche der Threads aufeinander, dass dennoch alle vier nahezu komplett sequentiell abgearbeitet werden müssen. (Es spricht aber natürlich auch nichts gegen einen stufenweisen Ausbau, also bspw. in Zen3 die grundlegende (verwaltungs)Fähigkeit für 4 Thread pro Kern schaffen und vielleicht in Zen4 ein, zwei zusätzliche Funktionseinheiten hinzu, etc.)
    Beispielsweise der von amdahl erwähnte Xeon Phi-Rechenbeschleuniger verarbeitete auch grundsätzlich vier Threads pro Pentium-Kern (bis zu 72 Kerne im Xeon Phi 7295). Diese waren auch gewinnbringend einzusetzen, denn ein einzelner Kern verfügte über zwei komplette AVX-512-Vektoreinheiten.


    Schlussendlich muss man sich einfach mal überraschen lassen. Milan wird weiterhin den Sockel SP3 bedienen, es bleibt bei PCIe 4.0 und DDR4-Speicher. Etwas mehr Kerne gibt es schon länger in der Gerüchteküche, 4-way-SMT und ein L4-Cache gibt es mittlerweile auch, wobei alles zusammen vielleicht etwas viel für eine Iteration sein könnte. Die Designphase ist übrigens schon abgeschlossen und man sitzt schon unlängst an Zen4 und in einer frühen Phase parallel an der Zen5-Entwicklung.

    Die erwähnten "6 HBM Tiles", also 6 Stacks, erscheinen zudem überzogen und klingen schon eher nach einem Aprilscherz, denn der Aufwand für die Implementation eines 6144 Bit-Speicherinterfaces wäre beträchtlich und stände wahrscheinlich in keinem Verhältnis zum effektiven Nutzen. Selbst vier Stacks erscheinen schon etwas hoch, besonders wenn man bedenkt, was sonst noch alles an den IOD angeschlossen werden muss. Mit den kürzlich verfügbar gewordenen HBM2E-Bausteinen von Samsung ließen sich bereits zwei Stacks mit zusammen 16 GiB L4 und einer Bandbreite von 820 GiB/s anbinden, was schon etwa dem vierfachen Hauptspeicherdurchsatz entspricht und der 51-fachen Kapazität aller L3-Caches (in zehn CCDs).
    Die aktuelle JEDEC-Spezifikation JESD235B (Dez.'18) definiert als Maximum gar bis zu 12 Lagen und DRAM-Chips mit einer Dichte von 2 GiB, d. h. ein einzelner HBM-Stack könnte bereits maximal 24 GiB Kapazität liefern. Und SK Hynix kündigte bereits für 2020 3,6 Gbps-Chips mit 461 GiB/s pro Stack an.

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