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  1. #21

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    AW: AMD Ryzen 3000: Engineering Sample mit 16 Kernen soll 4,2 GHz erreichen

    Der die 4-chip Threadripper sind auch ein wirklich eigenartiges Konstrukt. Wenn man Arbeit hat die sehr gut parallelisierbar ist und weder viele noch schnell Daten braucht dann sind sie super. Wenn nicht dann ist man mit nem 2-chip Threadripper besser dran -.-

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  2. #22
    Avatar von XD-User
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    AW: AMD Ryzen 3000: Engineering Sample mit 16 Kernen soll 4,2 GHz erreichen

    Ich freue mich langsam echt auf den 12 Kerner
    Wenn der echt gut sein sollte, könnte er doch statt des 8 Kerns kommen
    AMD Ryzen R7 3700X @ 4,3GHz , MSI B450 Gaming Pro Carbon, Sapphire RX Vega 56 Pulse, 16 GB Corsair Dominator DDR4 3733 CL 16/ IF @ 3733 , 512GB Samsung 970 Evo Plus , 2TB Crucial MX500, BeQuiet Straight Power10 500W

  3. #23
    Avatar von RyzA
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    AW: AMD Ryzen 3000: Engineering Sample mit 16 Kernen soll 4,2 GHz erreichen

    Wenn das ES 4,2 Ghz auf allen Kernen schafft dann vielleicht die finale CPU 4,5Ghz.
    Vielleicht dann 1-2 Kerne auf 4,7-4,9 Ghz.
    Das wäre trotzdem sehr ordentlich.

    Und wegen dem I/O Chip lasse ich mich mal überraschen. Wenn da tatsächlich L4 Cache drin stecken sollte, könnte das für einen ordentlich Perfomance Schub sorgen.
    Hat man ja schon bei Intel Broadwell gesehen. Der hatte bei deutlich geringeren Takt quasi die selbe Leistung.
    Aber ich weiß nicht ob man das so direkt vergleichen kann. Wegen der unterschiedlichen Architekturen.
    AMD R7 2700X | Asus X470-F Gaming | 16GB Corsair 3000Mhz CL16 | Sapphire Nitro RX580 8GB | 1TB Samsung 860 Evo | 1 TB WD Blue | Be Quiet E11 650W | Fractal Design Define C | LG 24" FHD 144Hz
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  4. #24

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    AW: AMD Ryzen 3000: Engineering Sample mit 16 Kernen soll 4,2 GHz erreichen

    Zitat Zitat von Incredible Alk Beitrag anzeigen
    Wenn L3 in den Chiplets steckt ist der große I/O Chip eben ein Berg von L4.

    Außer große Cachemengen gibt es einfach keinen sinnvollen Bestandteil, der einen IO-Chip derart groß ausfallen lassen würde. Und wenn ich mehrere Untereinheiten an Chips miteinander performant verbinden möchte muss ich zwingend einen großen schnell angebundenen Zwischenspeicher verwenden sonst verhungern die Chiplets elendig beim Versuch miteinander zu arbeiten. Siehe Threadripper 2990WX die "hinteren" beiden CCX ohne direkte RAM-Anbindung. Das bremst je nach anwendung derart, dass man ganz ohne diese 16 schlecht angebundenen Kerne schneller wäre (die gut angebundenen kerne können die Aufgabe in dem Fall schneller mit erledigen als die zusätzlichen hinteren kerne brauchen um überhaupt an die Daten zu kommen).
    Was glaubst du, welcher Art von L4 eventuell in dem I/O stecken könnte?
    Wäre eDRAM sinnvoll oder welche anderen Lösungen gäbe es?

  5. #25

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    AW: AMD Ryzen 3000: Engineering Sample mit 16 Kernen soll 4,2 GHz erreichen

    Zitat Zitat von Don-71 Beitrag anzeigen
    Was glaubst du, welcher Art von L4 eventuell in dem I/O stecken könnte?
    Wäre eDRAM sinnvoll oder welche anderen Lösungen gäbe es?
    Ich persönlich sehe keinen Grund, warum man in einem I/O-Die auf Basis eines 14 nm-Prozesses den Teil des Prozessors unterbringen sollte, der einen so großen Teil des verfügbaren Platzes braucht. Des Weiteren: Cache lebt von seinen kurzen Latenzen. Ich weiß nicht, wie sinnvoll es wäre, den auf einem weiteren Chip unterzubringen, auch wenn es "nur" L4-Cache ist.
    gRU?; cAPS

  6. #26
    Avatar von max310kc
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    AW: AMD Ryzen 3000: Engineering Sample mit 16 Kernen soll 4,2 GHz erreichen

    Zitat Zitat von cPT_cAPSLOCK Beitrag anzeigen
    Ich weiß nicht, wie sinnvoll es wäre, den auf einem weiteren Chip unterzubringen, auch wenn es "nur" L4-Cache ist.
    Naja bei Broadwell saß der doch auch auf einem seperaten Die und dort gabs teils massive Leistungssteigerungen wenn ich das richtig im Kopf hab.

  7. #27
    Avatar von Incredible Alk
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    AW: AMD Ryzen 3000: Engineering Sample mit 16 Kernen soll 4,2 GHz erreichen

    Das kommt drauf an wie schnell die Anbindung ist. Von der Fläche her und der Performance würde ich auf klassischen SRAM tippen - was natürlich nur dann Sinn hat wenn die Anbindung zu den Chiplets auch die enormen Datenraten und extrem kurzen Latenzen von SRAM umsetzen kann (ein L4 der 300 GB/s übertragen kann hat wenig Sinn wenn er nur mit 50 GB/s angebunden ist). eDRAM erscheint mir dagegen zu langsam, der verbesserte InfinityFabric sollte schon die genannten 50 GB/s erreichen wo DRAM so seine Probleme bekommen sollte, speziell bei mehreren InfinityFabrics zu mehreren Dies.
    Da der I/O von Ryzen3000 technisch sicherlich vergleichbar zu den I/Os der EPYCs ist und hier 8 Chiplets gleichzeitig Daten haben wollen halte ich eDRAM für recht unwahrscheinlich, einfach weil er dafür zu langsam ist. Die viel größere Speichermenge die möglich wäre gegenüber SRAM halte ich nicht für entscheidend - als L4 zur Kommunikation zwischen Chiplets sind 32 MB schneller SRAM garantiert sinnvoller als 256 MB langsamer eDRAM.

    Zitat Zitat von cPT_cAPSLOCK Beitrag anzeigen
    Ich persönlich sehe keinen Grund, warum man in einem I/O-Die auf Basis eines 14 nm-Prozesses den Teil des Prozessors unterbringen sollte, der einen so großen Teil des verfügbaren Platzes braucht. Des Weiteren: Cache lebt von seinen kurzen Latenzen. Ich weiß nicht, wie sinnvoll es wäre, den auf einem weiteren Chip unterzubringen, auch wenn es "nur" L4-Cache ist.
    gRU?; cAPS
    Wir haben ein Multi-Chiplet Design. Der Cache (wie auch immer er aussieht) ist NICHT dafür da, die Performance zu steigern - er ist dazu da um zu verhindern, dass die Performance bei chipletübergreifenden Aufgaben ins bodenlose fällt.
    AMD macht das nicht weil sie damit besonders schnell werden sondern weil es technisch zwingend notwenig ist um nicht in ungünstigen Situationen einzubrechen.
    Ich könnte mir eine inklusive Cachehierarchie vorstellen (alle Daten der kleinen Caches sind in den hheren enthalten) - dann hätte notfalls jeder Kern Zugriff auf die Daten eines jeden anderen Kerns. Das erzeugt zwar eine höhere Latenz - die aber viel niedriger ist als die die entstünde wenn Kern 1 üfer den IF auf den L2-Cache von kern 15 zugreifen will.
    Ryzen9 3900X, 32GiB DDR3200CL14, RTX2080@1,9GHz/180W
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  8. #28
    Avatar von meeen
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    AW: AMD Ryzen 3000: Engineering Sample mit 16 Kernen soll 4,2 GHz erreichen

    Also wenn man sich mal die Größe vom Zen 1 Chip anguckt und mit dem 14nm I/O Die von Zen2 vergleicht sind die fast gleich groß. Vielleicht ist auf dem I/O Die SRAM und man spiegelt den L3 Cache der Chiplets da rein ?

    Oh Alk war schon schneller ;D
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  9. #29
    Avatar von RyzA
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    AW: AMD Ryzen 3000: Engineering Sample mit 16 Kernen soll 4,2 GHz erreichen

    Zitat Zitat von max310kc Beitrag anzeigen
    Naja bei Broadwell saß der doch auch auf einem seperaten Die und dort gabs teils massive Leistungssteigerungen wenn ich das richtig im Kopf hab.
    Der i7-5775C war fast so schnell wie der 4970K obwohl er 700Mhz weniger Takt hatte.
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  10. #30
    Avatar von gaussmath
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    AW: AMD Ryzen 3000: Engineering Sample mit 16 Kernen soll 4,2 GHz erreichen

    Ich denke nicht, dass der potentielle Cache im I/O-Die der Mainstream Ryzen die Inter Core Latenz verbessern soll, weil die Chiplets wohl direkt miteinander verlinkt werden. Ich denke eher, dass die RAM Latenzen verbessert werden sollen.

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