AMD-Codenamen erklärt: Aktualisierte Übersicht enthält nun auch Matisse (Ryzen 3000)

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Mit einer aktualisierten Version der Codenamen-Übersicht für AMD-CPUs hält auch Matisse (Zen 2) Einzug. Erst kürzlich wurde ein Engineering Sample im User Benchmark gesichtet. Mittels Entschlüsselung lassen sich einige Zusatzinformationen entlocken.

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AW: AMD-Codenamen erklärt: Aktualisierte Übersicht enthält nun auch Matisse (Ryzen 3000)

jenau sowas hab ich mir auch gedacht.. WOW 64MB L3 cache... mein phenom II x4 B50 hat gerade mal 6MB L3 cache :(
 
AW: AMD-Codenamen erklärt: Aktualisierte Übersicht enthält nun auch Matisse (Ryzen 3000)

Also für den 16 Kerner 64MB L3 Cache?
Das wäre für den Achtkerner dann 32 MB? :wow:

Das ist ne Menge!
 
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64MB L3 ... Bei Threadripper kann man ja dann gleich Windows 3.1 im L3 "verstecken", bei Rome (256MB) passt ja dann auch gleich Win98 rein. Das nenne ich dann mal SoC. :ugly:

Und bei Zen 3 oder Zen 4 sitzt dann vielleicht jeweils ein Stack HBM auf jeden CCX als Level 4 Cache :ugly:
 
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hm,dann wird es ja doch so ne leistungssteigerung geben.Wird bestimmt etwas die schlechtere Latenz abfedern.Mal sehen was man noch so alles machen kann,um die schlechte Latenz auszugleichen.Mittel und wege gibt es bestimmt.
 
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Kann der erhöte cache größen speicher die schlechte Latenz wiekrlich abfeder und sogar aufwiegen,sodass es ne massive leistungssteigerung gibt.Wenn nicht ,dann werden sie wohl 128 mb l3 cache brauchen um die schlechte latenz auszugleichen.Werden die alten spiele und die im moment aktuell sind überhaupt vom höheren L3 Profitieren oder verpufft er ins nichts?
 
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Wow, 64MB L3 Cache und vermutlich 32MB davon im I/O-Die ist ne Hausnummer. Das dürfte sich positiv auf die Latenzen auswirken.
 
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Wow, 64MB L3 Cache und vermutlich 32MB davon im I/O-Die ist ne Hausnummer. Das dürfte sich positiv auf die Latenzen auswirken.
Was wäre denn vorteilhafter? 32 MB L3 im Chiplet + 32 MB gespiegelter L3 im I/O-Die oder 32 MB L3 im Chiplet und 64-128MB L4 im I/O Die? :huh:
 
AW: AMD-Codenamen erklärt: Aktualisierte Übersicht enthält nun auch Matisse (Ryzen 3000)

Was wäre denn vorteilhafter? 32 MB L3 im Chiplet + 32 MB gespiegelter L3 im I/O-Die oder 32 MB L3 im Chiplet und 64-128MB L4 im I/O Die? :huh:

Je mehr Cache, desto besser, aber Matisse wird wohl auf 64MB begrenzt sein. Man kann sich unterschiedliche Modi vorstellen. Gespiegelt würde interne Kommunikationsprozesse beschleunigen, extended hingegen würde RAM-Zugriffe verbessern. Vielleicht wird man es in der Ryzen Master Software konfigurieren können.
 
AW: AMD-Codenamen erklärt: Aktualisierte Übersicht enthält nun auch Matisse (Ryzen 3000)

Wow, 64MB L3 Cache und vermutlich 32MB davon im I/O-Die ist ne Hausnummer. Das dürfte sich positiv auf die Latenzen auswirken.

Nur warum sollte es L3 Cache auf dem I/O-DIE und auf den Chips geben? Das macht keinen Sinn. Zumal dann die 8-Kerner 48 MiB L3 haben müssten.
 
AW: AMD-Codenamen erklärt: Aktualisierte Übersicht enthält nun auch Matisse (Ryzen 3000)

Wow, 64MB L3 Cache und vermutlich 32MB davon im I/O-Die ist ne Hausnummer. Das dürfte sich positiv auf die Latenzen auswirken.

Moment ich dachte der Cache wird effektiv verdoppelt also nicht 16+16+32 (Chiplet+Chiplet+IO) sondern 32+32.
Ichkäme mir ein bischen auf den Arm genommen vor wenn sie es als 64MB Cache vermarkten aber dann effektiv nur 32MB nutzen.
Das ist so wie mit den MGPUS 2x4 ist nicht gleich 8 wenn man 2 mal das selbe hinschreiben muss :crazy:
 
AW: AMD-Codenamen erklärt: Aktualisierte Übersicht enthält nun auch Matisse (Ryzen 3000)

Nur warum sollte es L3 Cache auf dem I/O-DIE und auf den Chips geben? Das macht keinen Sinn. Zumal dann die 8-Kerner 48 MiB L3 haben müssten.

Erstens wegen der Größe des I/O-Dies und zweitens muss irgendein Buffer vorhanden sein, um die Inter-Core-Kommunikation zu beschleunigen.

Der Chip ist einfach zu groß, um nur I/O Funktionen zu tragen.
 
AW: AMD-Codenamen erklärt: Aktualisierte Übersicht enthält nun auch Matisse (Ryzen 3000)

Kann der erhöte cache größen speicher die schlechte Latenz wiekrlich abfeder und sogar aufwiegen,sodass es ne massive leistungssteigerung gibt.Wenn nicht ,dann werden sie wohl 128 mb l3 cache brauchen um die schlechte latenz auszugleichen.Werden die alten spiele und die im moment aktuell sind überhaupt vom höheren L3 Profitieren oder verpufft er ins nichts?

Manche Anwendungen/Spiele profitieren tatsächlich deutlich von einem größerem Caché (sieht man sehr gut bei Tests von cpus, die den verkrüppelt bekommen, zB Celerons vs baugleiche Pentiums o.ä), mit dem Alter hat das weniger zu tun. Aber der Zugewinn ist ja nicht endlos und muss auch zu der Grundleistung der Prozesskerne passen. Sonst hat man riesige und sauteure Cachés, die einen Großteil der Zeit entweder
keinen Vorteil bringen oder andere Nachteile gar nicht so deutlich ausgleichen können, wie etwa eine sehr niedrige Taktung oder IPC . Meine ich jedenfalls so verstanden zu haben.
 
AW: AMD-Codenamen erklärt: Aktualisierte Übersicht enthält nun auch Matisse (Ryzen 3000)

Mehr L3-Cache => bessere average Zugriffszeiten => höherer Stromverbrauch=> sclechtere Taktarkeit

Die Idee ist die ideale=minimale Cachegröße zu finden, die den Anforderungen genügt.
 
AW: AMD-Codenamen erklärt: Aktualisierte Übersicht enthält nun auch Matisse (Ryzen 3000)

Mehr L3-Cache => bessere average Zugriffszeiten => höherer Stromverbrauch=> sclechtere Taktarkeit

Ein L3-Cache muss nicht zwingend mit der gleichen Taktrate laufen wie die Kerne auch wenn das wünschenswert ist.
Ein L3 im I/O-Die der in 14nm gefertigt wird kann durchaus nur mit 3 GHz laufen während die Chiplets in 7nm mit 4-5 GHz laufen.
 
AW: AMD-Codenamen erklärt: Aktualisierte Übersicht enthält nun auch Matisse (Ryzen 3000)

Nur warum sollte es L3 Cache auf dem I/O-DIE und auf den Chips geben? Das macht keinen Sinn. Zumal dann die 8-Kerner 48 MiB L3 haben müssten.

Nochmal zu dem Thema. Ich hatte ja bereits die Größe des I/O-Chips erwähnt. Locuza hat mal in irgendeinem Thread vorgerechnet, wie viel Fläche für I/O-Kram tatsächlich nötig wäre. Da bleibt noch verdammt viel Fläche übrig.

Ich vermute ein korrespondierendes Konzept dahinter. Jedes Chiplet hat seinen exklusiven Cache im I/O-Die. Das macht gerade dann Sinn, wenn gespiegelt wird. Das bedeut aber, dass ein 3000er Ryzen mit einem Chiplet höchstens 32MB Cache haben wird. Die anderen 16MB werden nicht aktiviert oder sind sogar beschädigt, so dass teildefekte Dies verwendet werden können. Das klingt alles nach redundanten Verschwendungen, ich weiß. Aber es wird wohl dennoch das preiswertere Konzept sein, weil man nur 2 Masken braucht und eine hohe Ausbeute hat.
 
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