Prozessorarchitektur
Lötkolbengott/-göttin
möglicher ryzen 2 chip aufbau bild
Quelle
red gaming tech
Gerücht ist aber nicht bestätigt, es soll sich aber um einen Ingenieure handeln der vermutlich bei amd gearbeitet hatte und in Rente gegangen ist.
bild
Diese Blockdiagramm hat einige Überraschungen
Die meine Vermutungen bei amd Vorstellung zu rome schon vermutet habe L4 cache und aktiven interposer
CES die Bestätigung das amd ein controller chip anwendet und mehr als 8 Kerne auf am4 kommt
Im controller chip sind 512mb L4 cache
ich erwarte das amd diese chiplets generell alle gleich fertigen lässt und diese per firmware auf die jeweilige chiplets menge anpasst
Somit sind 64mb L3 gespiegelt im L4
Alternative könnte sich das zum Vorteil entwickeln wenn der L4 alles behält und zum Hauptspeicher nur noch beim laden des Programms zugegriffen wird
Das Würde die latenzen extrem verbessern in games also 30ns sind möglich
bevor auf dem langsamen Hauptspeicher zugegriffen werde muss.
Im ccx sind nur core alu und cache
im comntroller quasi der rest
Das muss auf einen aktiven interposer sein weil ansonsten die signalwege zu lang werden.
der memory controler (also imc) sitzt auf dem 14nm chiplet womit das substrat klar die inf fab intrigiert sein muss und das geht mit einen passiven interposer nicht
Da bleibt die frage wie lang sind die Wege und welche latenzen sind am endpunkt zum ram nach L4
grob geschätzt werden je weniger cores aktiv sind die Latenzen besser
geschätzt
L1 auf max 0,8ns
L2 1,2ns
L3 4ns
L4 16ns
ram zwischen 30-45ns
das würde deutliche Wartezeiten verkürzen die ram latenzen wären wieder egal
weil man vom ramtakt in der inf fab wegkommt.
Und die ram channels auf dem controller chip lägen der vermutlich bei epic dann octachannel bei threadripper quadchannel verwendet und beim desktop kein extra controllerchip kommt.
Da könnte sich bei threadripper 3 vom quadchannel profitieren und das Loch bei seriellen Anwendungen verschwinden wenn mehr als 8 threads verwendet wird.
was bei 8 core je ccx sowieso schon obsolete wird.
Bild zwei zeigt die controllerchip ram channel Anordnung
ein ccx hat 1 ram channel
bei am4 wären dann zwangsweise 2 ccx vorhanden wobei ich nur bei 12 core und 16 core 2 chiplets vermute in 8 und 6 cores wird wohl ein einzelner sein (non x modelle)
Gut möglich das amd bei apu nur auf singlechannel zurückgreift
was bei diesen Konzept egal sein sollte
Somit ist auch die roadmap bei ursprünglichen leak vor der ces bestätigt
r3 hexa mit Single channel und 100€
wahlweise wirds wohl auch r3 mit x geben in dual channel
r5 min 8 cores haben auch getrennt vom single und dual bei x version
r7 wird wohl die neue Mittelklasse sein und volle dual channel bei allen Modellen haben
r9 und und max 16 Kernen wohl sich gegen intels HEDT so2066 messen
quasi als semi profi workstation die keine breite rambandbreite brauchen
Thread ipper wird vermutlich auch dann direkt dem Endkunden Markt bei Firmen die ein sockel systemen kommen und die bisher kleine epic modelle Komplett ersetzen
Epic rome wird eine reine datacenter Plattform
Gut möglich das octa channel auf threadripper kommt
Bild
das sidn großartige news
Wermutstropfen ist lediglich das eventuell alle ryzen3000 unter 8 Kernen singlechannel limitiert werden
ich hoffe auf Resteverwertung bei den 7nm chipslets womit dann zwingend 2 chiplets auf der cpu sein muss
das engeneering Samples was lisa su gezeigt hatte war nurn bluff den aus geometrische Argumente kann man so einen cpu design mit versetzten chips nicht vernünftig mit eine heatspreader verlöten
ähnlich wie zu threadripper 1gen wo auch dummys drauf waren.
CCX= chiplet wobei das CCX bei dem design die komplette cpu ist
vermutlich er Grund warum ccx aus den offizielle Vorstellung nicht erwähnt wird. und stattdessen chiplet verwendet wird.
Quelle
red gaming tech
Gerücht ist aber nicht bestätigt, es soll sich aber um einen Ingenieure handeln der vermutlich bei amd gearbeitet hatte und in Rente gegangen ist.
bild
Diese Blockdiagramm hat einige Überraschungen
Die meine Vermutungen bei amd Vorstellung zu rome schon vermutet habe L4 cache und aktiven interposer
CES die Bestätigung das amd ein controller chip anwendet und mehr als 8 Kerne auf am4 kommt
Im controller chip sind 512mb L4 cache
ich erwarte das amd diese chiplets generell alle gleich fertigen lässt und diese per firmware auf die jeweilige chiplets menge anpasst
Somit sind 64mb L3 gespiegelt im L4
Alternative könnte sich das zum Vorteil entwickeln wenn der L4 alles behält und zum Hauptspeicher nur noch beim laden des Programms zugegriffen wird
Das Würde die latenzen extrem verbessern in games also 30ns sind möglich
bevor auf dem langsamen Hauptspeicher zugegriffen werde muss.
Im ccx sind nur core alu und cache
im comntroller quasi der rest
Das muss auf einen aktiven interposer sein weil ansonsten die signalwege zu lang werden.
der memory controler (also imc) sitzt auf dem 14nm chiplet womit das substrat klar die inf fab intrigiert sein muss und das geht mit einen passiven interposer nicht
Da bleibt die frage wie lang sind die Wege und welche latenzen sind am endpunkt zum ram nach L4
grob geschätzt werden je weniger cores aktiv sind die Latenzen besser
geschätzt
L1 auf max 0,8ns
L2 1,2ns
L3 4ns
L4 16ns
ram zwischen 30-45ns
das würde deutliche Wartezeiten verkürzen die ram latenzen wären wieder egal
weil man vom ramtakt in der inf fab wegkommt.
Und die ram channels auf dem controller chip lägen der vermutlich bei epic dann octachannel bei threadripper quadchannel verwendet und beim desktop kein extra controllerchip kommt.
Da könnte sich bei threadripper 3 vom quadchannel profitieren und das Loch bei seriellen Anwendungen verschwinden wenn mehr als 8 threads verwendet wird.
was bei 8 core je ccx sowieso schon obsolete wird.
Bild zwei zeigt die controllerchip ram channel Anordnung
ein ccx hat 1 ram channel
bei am4 wären dann zwangsweise 2 ccx vorhanden wobei ich nur bei 12 core und 16 core 2 chiplets vermute in 8 und 6 cores wird wohl ein einzelner sein (non x modelle)
Gut möglich das amd bei apu nur auf singlechannel zurückgreift
was bei diesen Konzept egal sein sollte
Somit ist auch die roadmap bei ursprünglichen leak vor der ces bestätigt
r3 hexa mit Single channel und 100€
wahlweise wirds wohl auch r3 mit x geben in dual channel
r5 min 8 cores haben auch getrennt vom single und dual bei x version
r7 wird wohl die neue Mittelklasse sein und volle dual channel bei allen Modellen haben
r9 und und max 16 Kernen wohl sich gegen intels HEDT so2066 messen
quasi als semi profi workstation die keine breite rambandbreite brauchen
Thread ipper wird vermutlich auch dann direkt dem Endkunden Markt bei Firmen die ein sockel systemen kommen und die bisher kleine epic modelle Komplett ersetzen
Epic rome wird eine reine datacenter Plattform
Gut möglich das octa channel auf threadripper kommt
Bild
das sidn großartige news
Wermutstropfen ist lediglich das eventuell alle ryzen3000 unter 8 Kernen singlechannel limitiert werden
ich hoffe auf Resteverwertung bei den 7nm chipslets womit dann zwingend 2 chiplets auf der cpu sein muss
das engeneering Samples was lisa su gezeigt hatte war nurn bluff den aus geometrische Argumente kann man so einen cpu design mit versetzten chips nicht vernünftig mit eine heatspreader verlöten
ähnlich wie zu threadripper 1gen wo auch dummys drauf waren.
CCX= chiplet wobei das CCX bei dem design die komplette cpu ist
vermutlich er Grund warum ccx aus den offizielle Vorstellung nicht erwähnt wird. und stattdessen chiplet verwendet wird.
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