AMD Epyc Rome: Benchmark-Einträge listen 64-Kerner mit bis zu 2,2 GHz

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In der Benchmark-Datenbank von SiSoftware sind in den vergangenen Tagen vermehrt Einträge zum bereits vergangenen November auf der Zen 2-Architektur basieren Epyc-CPU mit 64 Kernen und 128 Threads aufgetaucht. Dabei handelt es sich laut Produktcode bereits um Qualification Samples, sodass großartige Änderungen gegenüber dem finalen Produkt nicht mehr vorgenommen werden dürften.

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AW: AMD Epyc Rome: Benchmark-Einträge listen 64-Kerner mit bis zu 2,2 GHz

Wieso eigentlich 16x16MB? Es sind doch 8 Chiplets mit jeweils 32MB L3, oder nicht?

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gaussmath schrieb:

Wieso eigentlich 16x16MB? Es sind doch 8 Chiplets mit jeweils 32MB L3, oder nicht?

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Wird wahrscheinlich an den zwei CCX pro DIE liegen, wobei ein CCX wahrscheinlich 16 MB L3 bekommen wird, statt wie aktuell 8 MB

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Hinweis: Es gibt keine CCX mehr bei ZEN2, die Einheiten heißen "CCD" und niemand außer AMD weiß aktuell mit Sicherheit wie es da drin aussieht.

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Ein CCD könnte ja auch 8 Kerne und "nur" 16MB L3 haben. Die anderen 16MB wären dann im I/O-Chip.

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Echt beeindruckend, AMD krempelt den gesamten CPU-Markt um und sorgt dafür, daß Endnutzer und auch Firmen ein enormes Leistungspotential fürs Geld bekommen. Da macht Hardware Einkaufen echt mal wieder Spaß!

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Incredible Alk schrieb:

Hinweis: Es gibt keine CCX mehr bei ZEN2, die Einheiten heißen "CCD" und niemand außer AMD weiß aktuell mit Sicherheit wie es da drin aussieht.

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Fällt also die Unterteilung in zwei CCX innerhalb des DIEs weg?
Das würde natürlich die Performance bei Threadwechseln steigern, wo es bisher manchmal Probleme gab, wenn ein Thread auf den anderen CCX verschoben wurde.

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gaussmath schrieb:

Ein CCD könnte ja auch 8 Kerne und "nur" 16MB L3 haben. Die anderen 16MB wären dann im I/O-Chip.

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Das wäre dann aber eher ein L4 Cache.

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Das sind nicht die finalen Taktraten, ganz sicher nicht.
Ich würde eher 2GHz Basistakt und 2,6GHz Turbotakt für 7nm und 64 Kerne erwarten.
Der Threadripper mit 32 Kernen bot allcore 3Ghz Minimum. Sollten die Taktraten stimmen ist das ein Scherz.

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Es kommt auch auf den Stromverbrauch an, der 32 Kern Threadripper gönnt sich auch seine 250W, der Epic könnte mit wesentlich weniger aus kommen müssen. Die großen Xeons von Intel takten auch niedrig. Die Taktraten sind aber schon wirklich äußerst mickrig., da sollten es dann schon unter 100W sein.

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DKK007 schrieb:

Das würde natürlich die Performance bei Threadwechseln steigern, wo es bisher manchmal Probleme gab, wenn ein Thread auf den anderen CCX verschoben wurde.

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Dafür muss der Thread nun theoretisch den noch längeren Weg über den I/O Core hin zum anderen Chiplet nehmen. Das ist eher noch schlimmer als besser, man darf gespannt sein wie AMD die Latenzen im Griff behalten will.

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256MiB Cache! Vor 20 Jahren hatten ganze Rechner so viel RAM und vor 30 Jahren träumten die meisten noch von 256MiB Festplatten.

64 Kerne und 128 Threads ist schon eine Ansage! Ein Vergleich gegen die Intel CPUs von 28/56 Threads bis 72/288 Threads wäre dann mal interessant.

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JanJake schrieb:

[...]Ein Vergleich gegen die Intel CPUs von 28/56 Threads bis 72/288 Threads wäre dann mal interessant.

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Welche Intel CPU hat denn bitte 72/288 Threads?

Atma schrieb:

Dafür muss der Thread nun theoretisch den noch längeren Weg über den I/O Core hin zum anderen Chiplet nehmen. Das ist eher noch schlimmer als besser, man darf gespannt sein wie AMD die Latenzen im Griff behalten will.

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Dafür innerhalb eines Achtkern Chiplets fällt die Hürde des CCX-Wechsels weg. Vorausgesetzt AMD verkauft auch, so wie auf der CES gezeigt, die Achtkerner mit nur einem Chiplet dann wird das die Spiele-CPU schlechthin. Bei den Zwölf- und Sechszehnkernern kann das tatsächlich in manchen Anwendungen stören. Aber das sind auch keine CPUs die man sich für einen Gamingsrechner aussucht

Aber für Cacheabfragen aus dem anderen Chiplet muss es wohl gar nicht so ein Umweg sein. Wahrscheinlich sind die Chiplets auch untereinander via IF verbunden, wenn man sich so die Aufnahmen der Spuren auf dem Package mit nur einem CCD von der CES anschaut. Oder aber könnte ein Teil des L3-Cache gespiegelt im I/O-Die sein, sodass nicht das andere CCD angesprochen werden muss.

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Gerry1984 schrieb:

Bei den Zwölf- und Sechszehnkernern kann das tatsächlich in manchen Anwendungen stören. Aber das sind auch keine CPUs die man sich für einen Gamingsrechner aussucht

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Das sagst du . Warten wir mal den Launch und die ersten 3-6 Monate danach ab.

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Schaffe89 schrieb:

Das sind nicht die finalen Taktraten, ganz sicher nicht.
Ich würde eher 2GHz Basistakt und 2,6GHz Turbotakt für 7nm und 64 Kerne erwarten.
Der Threadripper mit 32 Kernen bot allcore 3Ghz Minimum. Sollten die Taktraten stimmen ist das ein Scherz.

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Du weißt aber schon, dass es einen Unterschied zwischen Server- und Desktop-Hardware gibt? Server-CPUs takten generell deutlich niedriger, hier geht es mehr um Parallelisierung, und da bringen mehr Kerne bedeutend mehr als ein hoher Takt.

Sprich: Die Taktraten sollten kaum Aufschluss über die Taktraten der Consumer bzw. HED CPUs geben.

LG

Micha

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michelthemaster schrieb:

Server-CPUs takten generell deutlich niedriger, hier geht es mehr um Parallelisierung, und da bringen mehr Kerne bedeutend mehr als ein hoher Takt.

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Dass die Taktraten deutlich niedriger sind hat aber hauptsächlich andere Gründe:

1.) STABILITÄT. Das absolut oberste Gebot im Serversegment. Du hast lieber 500 MHz weniger die jahrelang 24/7 bombenstabil sind als etwas mehr Leistung wo ein Fehler unterlaufen kann. Im Desktop ists nicht tragisch wenn man ein kleiner Rundungsfehler auftaucht, 99,9% der Nutzer bemerken das nicht mal. Im Profisegment kann dir sowas alles zerschießen.

2.) ABWÄRME. Serverkühlungen werden in aller regel auf Kante dimensioniert, also so viel wie nötig so wenig wie möglich denn mehr als nötig kostet unnötig Geld. Das bedeutet im Umkehrschluss, dass sich die CPUs hart an ihr Limit halten müssen. Eine 250W-TDP-CPU darf unter keinen Umständen 260W abgeben, egal bei welchem Workload. Deswegen sind Taktraten deutlich konservativer gewählt und es gibt auch keine abartigen Turbos.

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Incredible Alk schrieb:

Dass die Taktraten deutlich niedriger sind hat aber hauptsächlich andere Gründe:

1.) STABILITÄT. Das absolut oberste Gebot im Serversegment. Du hast lieber 500 MHz weniger die jahrelang 24/7 bombenstabil sind als etwas mehr Leistung wo ein Fehler unterlaufen kann. Im Desktop ists nicht tragisch wenn man ein kleiner Rundungsfehler auftaucht, 99,9% der Nutzer bemerken das nicht mal. Im Profisegment kann dir sowas alles zerschießen.

2.) ABWÄRME. Serverkühlungen werden in aller regel auf Kante dimensioniert, also so viel wie nötig so wenig wie möglich denn mehr als nötig kostet unnötig Geld. Das bedeutet im Umkehrschluss, dass sich die CPUs hart an ihr Limit halten müssen. Eine 250W-TDP-CPU darf unter keinen Umständen 260W abgeben, egal bei welchem Workload. Deswegen sind Taktraten deutlich konservativer gewählt und es gibt auch keine abartigen Turbos.

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Davon ab, steht da ja auch nicht "was" für ein 64er das ist.

Bei den aktuellen Epycs gibt es auch 3 Ausbaustufen der 32 Kerner, die sich vom Takt her unterscheiden.

Gleiches auch bei den Intel Xeons. Den 28er gibts in 6 Varianten.

Es kann genauso gut sein, dass wir hier den "kleinen" 64er sehen. Und es durchaus noch einen gibt der höher taktet.

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Gerry1984 schrieb:

Welche Intel CPU hat denn bitte 72/288 Threads?



Dafür innerhalb eines Achtkern Chiplets fällt die Hürde des CCX-Wechsels weg. Vorausgesetzt AMD verkauft auch, so wie auf der CES gezeigt, die Achtkerner mit nur einem Chiplet dann wird das die Spiele-CPU schlechthin. Bei den Zwölf- und Sechszehnkernern kann das tatsächlich in manchen Anwendungen stören. Aber das sind auch keine CPUs die man sich für einen Gamingsrechner aussucht

Aber für Cacheabfragen aus dem anderen Chiplet muss es wohl gar nicht so ein Umweg sein. Wahrscheinlich sind die Chiplets auch untereinander via IF verbunden, wenn man sich so die Aufnahmen der Spuren auf dem Package mit nur einem CCD von der CES anschaut. Oder aber könnte ein Teil des L3-Cache gespiegelt im I/O-Die sein, sodass nicht das andere CCD angesprochen werden muss.

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Sind die Kerne nicht einzeln je am I/O angebunden, so dass die Kommunikation generell über diesen verläuft? Dann wäre die Verteilung egal und AMD kann auch für 8 Kerne zwei teildefekte Dies verwenden. Das war zumindest mein letzter Stand. Daher könnte alles verwertet werden was der Wafer hergibt.

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gaussmath schrieb:

Wieso eigentlich 16x16MB? Es sind doch 8 Chiplets mit jeweils 32MB L3, oder nicht?

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Könnte auch ein Auslesefehler sein. Die Software sieht ist vielleicht noch nicht auf 32 MiB L3 vorbereitet.

Incredible Alk schrieb:

2.) ABWÄRME. Serverkühlungen werden in aller regel auf Kante dimensioniert, also so viel wie nötig so wenig wie möglich denn mehr als nötig kostet unnötig Geld. Das bedeutet im Umkehrschluss, dass sich die CPUs hart an ihr Limit halten müssen. Eine 250W-TDP-CPU darf unter keinen Umständen 260W abgeben, egal bei welchem Workload. Deswegen sind Taktraten deutlich konservativer gewählt und es gibt auch keine abartigen Turbos.

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Auf den Boards sind anscheinend auch zwei der CPUs gelaufen. Zumindest steht im Screenshot 2x AMD ...

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Schaffe89 schrieb:

Das sind nicht die finalen Taktraten, ganz sicher nicht.
Ich würde eher 2GHz Basistakt und 2,6GHz Turbotakt für 7nm und 64 Kerne erwarten.
Der Threadripper mit 32 Kernen bot allcore 3Ghz Minimum. Sollten die Taktraten stimmen ist das ein Scherz.

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Consumer != Server

Der größte Epyc hat 32x 2.2/3.2 GHz
Der größte Threadripper hat 32x 3.0/4.2 GHz

Bei Intels 28-Kerner fast dasselbe, da wird allerdings nur der Basistakt angehoben, vermutlich weil man im Boost mit 3.8GHz temperatur-/verbrauchsmäßig eh schon an seine Grenzen stößt.

Da geht's auch um so Dinge wie Stabilität, Kühlung und Verbrauch.
Gibt hier verschiedene Möglichkeiten:
Bei der Menge an Kernen kann man temperaturbedingt einfach nicht höher takten.
Es ist ein niedrig taktendes Modell aus bestimmten Gründen (niedriger Stromverbrauch gewünscht, testen ob das kleinere Modell ausreicht, limitierte Kühlung,...)

Wer viel Takt braucht kann dann zu Modellen mit weniger Kernen greifen bzw. ist sowieso eher bei Intel Stammkunde.

Atma schrieb:

Dafür muss der Thread nun theoretisch den noch längeren Weg über den I/O Core hin zum anderen Chiplet nehmen. Das ist eher noch schlimmer als besser, man darf gespannt sein wie AMD die Latenzen im Griff behalten will.

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Das hängt vermutlich von der Umsetzung ab. Wenn die Chiplets alles automatisch in den IO Chip übertragen fällt der Overhead weg, bei dem man vom anderen CCX die Daten anfragen muss. Bisher müssen die Memory Controller meines Wissens ja aktiv zusammenarbeiten und sind da durch den RAM Takt limitiert, da das über die selbe Leitung geschieht.
Wenn ich den IO-Chip als "Proxy" zwischen RAM und Chiplets habe kann ich theoretisch 2 unterschiedliche Frequenzen haben und meine CPU-interne Kommunikation ist vom RAM-Takt unabhängig.
Die Mindestlatenz bei L3 Zugriff ist zwar größer, dafür aber konstant über alle Cores und im Worst-Case Szenario geringer.