AMD Zen 2: Engineering Sample in Benchmark-Datenbank zeigt doppelten L3-Cache

PCGH-Redaktion

Kommentar-System
Teammitglied
Jetzt ist Ihre Meinung gefragt zu AMD Zen 2: Engineering Sample in Benchmark-Datenbank zeigt doppelten L3-Cache

In der Benchmark-Datenbank von Sisoftware Sandra ist offenbar ein Zen-2-Engineering-Sample von AMD aufgetaucht. Die CPU 2S1404E2VJUG5_20/14_N entspreche einem Rome-Prozessor mit 64 Kernen. Der L3-Cache wird mit insgesamt 256 MiByte ausgegeben, was die spekulierte Verdoppelung untermauert. Die Taktraten beliefen sich auf 1,4 bis 2,0 GHz.

Bitte beachten Sie: Der Kommentarbereich wird gemäß der Forenregeln moderiert. Allgemeine Fragen und Kritik zu Online-Artikeln von PC Games Hardware sind im Feedback-Unterforum zu veröffentlichen und nicht im Kommentarthread zu einer News. Dort werden sie ohne Nachfragen entfernt.

lastpost-right.png
Zurück zum Artikel: AMD Zen 2: Engineering Sample in Benchmark-Datenbank zeigt doppelten L3-Cache
 
Wozu brauchst Du für AM4 etwas, das auf TR4 geboten ist? Das Gigabyte Aorus GA-AX370-Gaming 5 bewältigt die Strapaze von einer doppelt so anfordernden CPU sowieso nicht. So oder so, Du bist gezwungen ein Mainboard neu anzuschaffen, ungleich ob für AM4 oder TR4.
 
Interessant ist zudem die Angabe 16 × 16 MiByte L3-Cache. Das entspreche insgesamt einer Verdoppelung, wie sie die Gerüchteküche bereits in Aussicht stellte. Falls Sisoftware Sandra die Konfiguration richtig ausliest - und das ist ein großes Aber - spräche das für einen L3-Cache in den Zen-2-Chiplets und nicht in dem großen I/O-Hub.

Ich weiß nicht, es könnte auch ein gespiegelter L3 sein, wobei eine Hälfte auf den Chiplets liegt und die andere Hälfte auf dem I/O-Chip. Das würde die Latenzen verbessern.

4 Kerne pro CCX war wohl zu erwarten, aber trotzdem etwas schade. Damit dürfte es wohl bei 8 Kerner auf AM4 bleiben.

Dass ein Chiplet aus 2 CCX Modulen besteht, bedeutet doch nicht, dass es "nur" 8 Kerne im Mainstream geben wird.

@Locuza: Meinst du, es benötigt dann unabhängige Clock Domains ( unabhängig vom Memory Controller auf dem I/O-Chip) in den Chiplets für den IF, der die CCX-Module verbindet?
 
Zuletzt bearbeitet von einem Moderator:
Damit dürfte es wohl bei 8 Kerner auf AM4 bleiben.

Reicht für eine Mainstream-Plattform und ohne quad-channel Interface machen 16 Kerne sowieso nur halb so viel Spaß. Außer man hat irgendwelche Spezial-Anwendungen die aus dem Cache laufen. Dann sind wir aber auch schon wieder im Profi/Workstation-Bereich. Dann lieber schön die Chiplets klein halten. Das hilft beim Yield in der Fertigung.
 
Dass ein Chiplet aus 2 CCX Modulen besteht, bedeutet doch nicht, dass es "nur" 8 Kerne im Mainstream geben wird.

Es bedeutet, dass man zwei Chiplets braucht um mehr zu erreichen. Was in anbetracht der Größe und dem voraussichtlichen Preis von Ryzen eher unwahrscheinlich ist.
@SimonG
Braucht man unbedingt Quadchannel? Nein, nicht unbedingt. Spiele laufen zB. weitestgehend unbeeinflusst (2) (3), da ist Latenz interessanter.
@KnSN
Warum sollte es das nicht packen? Die Spawas packen leicht 200-250W, und der 7nm Ryzen, auch in (theoretischer) 16 Core Version, wird nicht mehr brauchen, das tut nicht einmal der 12/14nm TR
 
Zuletzt bearbeitet:
Wenn der L3 wirklich in den Managemantcore ausgelagert sein sollte, werden die Desktop-CPUs sicher eigene DIEs mit integriertem L3 bekommen. Dort könnten dann auch größere CCX möglich sein.

Die L3-Cachemenge pro Core scheint wirklich deutlich zu steigen. Der Epyc 32Core hatte noch 64MiB und damit nur die Hälfte pro Core bzw.ein Viertel insgesamt.
 
Es bedeutet, dass man zwei Chiplets braucht um mehr zu erreichen. Was in anbetracht der Größe und dem voraussichtlichen Preis von Ryzen eher unwahrscheinlich ist.

Aber das hätte man doch auch so gebraucht. Der CCX Aufbau ist was Die/Chiplet internes. Auf AM4 sollten problemlos zwei Chiplets draufpassen, wenn der I/O-Chip 1/4 so groß ist wie bei Epyc.

Wenn der L3 wirklich in den Managemantcore ausgelagert sein sollte, werden die Desktop-CPUs sicher eigene DIEs mit integriertem L3 bekommen. Dort könnten dann auch größere CCX möglich sein.

Wie gesagt, vielleicht ist es aufgeteilt, um den Cache zu spiegeln. Was mir noch einfiel gerade, man könnte damit zwei Modi fahren:

1. Gespiegelt -> Latenz Modus interne Kommunikation
1. Extented -> Latenz Modus RAM
 
Zuletzt bearbeitet von einem Moderator:
Wobei es im Desktop sinnvoller wäre einen extra DIE zu entwickeln, statt einen extra I/O-Chip. Insbesondere wegen der Latenzen.
 
@KnSN
Warum sollte es das nicht packen? Die Spawas packen leicht 200-250W, und der 7nm Ryzen, auch in (theoretischer) 16 Core Version, wird nicht mehr brauchen, das tut nicht einmal der 12/14nm TR

Ja, nach RJA. Zeige mir, dass Du diesen Drain bei nur 25 °C VRM-Temp ermöglichst, oder dass Du fernab dem Idle diese 25 °C überhaupt nur erzielst. Orientiere Dich an der Dauerleistung nach TjMax der SMDs. Was bei 25 °C theoretisch möglich ist --- unwichtig.
 
Diese Vermutung widerspricht amd eigenes event wo ein ccx klar 8 Kerne zeigte
das es einen verdoppelten L3 gibt kann durchaus ein Auslesefehler sein
Vermutlich ist der zentrale L4 so angebunden das dieser als L3 erkannt wird.
 
@DKK007
Zwischen 65 und 85 °C geben die Hersteller den in langfristig gelieferten Durchfluss an, dieser sogenannte RJC ist mit dem RJA nicht zu vergleichen, auch der in kurzfristigen Stößen ist weniger, verhältnismäßig zu dem so geschönten Maximalwert nach RJA.

Wenn wo steht "Premium 60A Alloy Chokes" dann ist die Rede von RJA aus bspw. 10V - so viel Drain bei 25 °C. Nach RJC von angenommen 70 °C reden wir schon nur noch von 20A aus 5V und dauerhaft von gar unter 15A aus nur noch 3V. Das ist die Realität, nicht die geschönten Werte unter Eiszeit-Bedingung.
 
Zuletzt bearbeitet:
@KnSN
Das Board hat 6x 40A Mosfets, 200W bei 1,4V sind ~140A, das ist weeeeeeeeeeeeeeeeeeeeeeeeeeeeit weg vom möglichem Maximum und absolut unkritisch in jeder Situation.
Dann kommen da noch so Faktoren, wie ich hab einen Lüfter auf die Spawas gerichtet, die CPU wird eh nicht zu 100% ausgelastet (vorallem nicht bei Spielen). Die CPU taktet sich dynamisch nach Verbrauch und Temperatur.
Am wichtigsten, es ist kein Intel, der bei 95W TDP trotzdem bis zu 240W zieht.
Wenns so kritisch wäre, müssten ja so ziemlich alle last Gen Intelboards und viele AMD Boards (egal ob Mainstream oder Highend) einfach abfackeln und kaputt gehen, weil die alle am (thermischen) Limit arbeiten.
 
Diese Vermutung widerspricht amd eigenes event wo ein ccx klar 8 Kerne zeigte
das es einen verdoppelten L3 gibt kann durchaus ein Auslesefehler sein
Vermutlich ist der zentrale L4 so angebunden das dieser als L3 erkannt wird.

Verwechselst du CCX mit Chiplet? AMD sagte lediglich acht Kerne pro Chiplet. Zu CCX sagte AMD nichts.
 
Zumindest sinken die Chancen mMn erheblich, dass es auf AM4 mehr als 8 Kerne geben wird.

...na dann warte ich mal die ersten X499er Bretter ab. Man möge mir einen 32-Kern-Threadripper mit voller Anbindung aller Kerne anbieten. Vielleicht siegt ja noch die Vernunft und ich kaufe "nur" nen 16er aber ich befürchte wenns 32 voll angebundene Kerne für unter 2000€ gibt die auch noch einen sehr intelligenten Turbo haben (also 4,5 GHz auf 4-8 Kernen wenn die anderen nixtun) komme ich an dem Ding nicht vorbei.

Ich muss nur nochn paar kreative Sätze finden wie ich das dann meiner Frau erkläre. :haha:
 
Das Board hat 6x 40A Mosfets, 200W bei 1,4V sind ~140A, das ist weeeeeeeeeeeeeeeeeeeeeeeeeeeeit weg vom möglichem Maximum und absolut unkritisch in jeder Situation.

Gigabyte GA-AX370-Gaming 5 im Test - Hardwareluxx
https://www.infineon.com/dgdl/ir3553.pdf?fileId=5546d462533600a4015355cd94ee1767
https://www.infineon.com/dgdl/Infin...N.pdf?fileId=5546d462576f347501579c95d19772b5

Diese Output current capability of 40A DC liefern die IR3553M nicht bei 80 °C und ähnlichem; - der Drain ist kein Faktor einer Konstante, denn diese gibt es nicht, das Inertialsystem ist ein Wunschdenken; - der Drain fällt mit der Temperatur ab.
Leider gibt Infineon in seinen Datenblättern nur wage Angaben zum Leistungsgefälle an, in lediglich die Thermal Resistance per Wattage.
Aber gut - ich kenne ähnliche Bretter mit den gleichen SMDs, diese sind sehr effizienzt und daher kühl, IR halt, aber ich schwöre Dir, nachdem die Octa-Core-CPU, für diese dieses Brett ausgelegt ist, der Hexadeca-Core-CPU gewichten ist, findet sich dieses Mainboard auf einem anderen Temperatur-Level wieder, die Anforerung ist weitaus größer.

Wenns so kritisch wäre, müssten ja so ziemlich alle last Gen Intelboards und viele AMD Boards (egal ob Mainstream oder Highend) einfach abfackeln und kaputt gehen, weil die alle am (thermischen) Limit arbeiten.

Die AM4-Bretter müssen auch nicht für eine Hexadeca-Core-CPU gerüstet sein. Des Weiteren gibt es noch andere, alltägliche Erscheinungen wie abfackelnde Bretter, was nämlich bloß eintritt, wenn das Thermal-Throttling versagt, es nicht eingreift. Und genau dieser Punkt ist es, worum es geht, dass es überhaupt erst soweit kommt --- zum Thermal-Throttling.
 
Zurück