Zen 2: AMD zeigt Epyc mit 9 Dies - ca. 1.000 mm² Silizium

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AMD hat auf dem Next-Horizon-Event den ersten Zen-2-Prozessor in Form eines Epyc-Ablegers enthüllt. Die Gerüchteküche sollte Recht behalten: Zum Einsatz kommen insgesamt neun Siliziumchips mit einer Gesamtfläche von circa 1.000 mm². Ein großer 14-nm-Die beinhaltet die I/O-Funktionalität, acht Chiplets bis zu 64 Zen-2-Kerne.

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AW: Zen 2: AMD zeigt Epyc mit 9 Dies - ca. 1.000 mm² Silizium

Bin mal gespannt, ob es auch die reinen Fertigungskosten ans Tageslicht schaffen. Ich denke mal, damit kann sich Intel noch wärmer anziehen als zuvor, wenn AMD weitere Latenzoptimierungen gefunden hat. Der IF in dieser Form wird ja hoffenlich nicht mehr zum limitierten Faktor. (Interessant wäre dabei auch, ob neben der doppelten Bandbreite auch die Latenzen gesenkt werden konnten)
 
AW: Zen 2: AMD zeigt Epyc mit 9 Dies - ca. 1.000 mm² Silizium

Das weglassen des Speicher-Interface hat wohl die Chips deutlich kleiner gemacht - die sind ja echt klein geworden :D
irgendwie will ich so einen haben, hab nur wenig nutzen dafür und zum rumliegen als mini-server ists dann auch weider zu viel Geld.....

Trozdem.. irgend was zum rechnen lässt sich dafür schon finden :P
 
AW: Zen 2: AMD zeigt Epyc mit 9 Dies - ca. 1.000 mm² Silizium

Bin mal gespannt, ob es auch die reinen Fertigungskosten ans Tageslicht schaffen. Ich denke mal, damit kann sich Intel noch wärmer anziehen als zuvor, wenn AMD weitere Latenzoptimierungen gefunden hat. Der IF in dieser Form wird ja hoffenlich nicht mehr zum limitierten Faktor. (Interessant wäre dabei auch, ob neben der doppelten Bandbreite auch die Latenzen gesenkt werden konnten)
Spannende Aussage in Bezug auf Intel. Intel hat noch nie so hohe Gewinne eingefahren wie in den letzten 1.5 Jahren (seit Ryzen Release) und steigert die auch noch regelmäßig.
Intel Geschaeftsergebnisse Q3/2018: Satte Allzeitrekorde trotz (oder wegen) der 14nm-Lieferprobleme | 3DCenter.org
Während AMD nur langsam an Marktanteilen dazugewinnt
Die Prozessoren-Marktanteile im dritten Quartal 2018 | 3DCenter.org

Insgeseamt ein technisch interessanter Ansatz mit "Epyc 2" aber nichts neues. Einheiten Auslagern ist also wieder in. Nach dem gemunkelten Ansatz bei Navi ist man also wieder weg vom "echten" 4 Kerner Phenom vs dem zusammengeklebten Core 2 Quad.
Ist natürlich alles nur Marketing. Hat alles Vor- und Nachteile

Nachdem man jetzt Jahrelang immer mehr in die CPU selbst integriert hat, nimmt man jetzt einzelne Elemente wieder raus. Während ersteres natürlich bei hoher Abnahme Kostenvorteile, sowie technisch gesehen Latenzvorteile bietet, hat letzteres wesentlich größere Flexibilität, weil man nicht für jede Konfiguration ne eigene Maske und Fertigungslinie braucht).

Nachtrag: 3dcenter führt dies ähnlich aus
Hardware- und Nachrichten-Links des 6. November 2018 | 3DCenter.org
 
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AW: Zen 2: AMD zeigt Epyc mit 9 Dies - ca. 1.000 mm² Silizium

Ich wundere mich, wie dann ein 8 Kern consumer Ryzen2 aussehen soll, wenn 1 chiplet 8 kerne ohne I/O hat. ein I/O chip und nebendran das kleine 8 Kern chiplet macht wenig sinn.

Das kann ja nur bedeuten, dass sie für die consumer Ryzen2 einen eigenen Chip designen. Und wenn man dann den doch recht großen flächenunterschied betrachtet - auch wenn i/O wieder integriert wird - dann sollte durch weniger packdichte wirklich n haufen mehr takt für uns desktop user drin sein.

ich kenn mich da nich aus und hab mir das jetzt mal nur logisch zusammengereimt. Wird aber spannend!
 
AW: Zen 2: AMD zeigt Epyc mit 9 Dies - ca. 1.000 mm² Silizium

Könnte durchaus sein das dieses Design als Threadripper 3k kommt , dann mit nem anderen bzw. teildeaktiviertem I/O-Chip und Quad-Channel Speicherinterface , sonst würden die nicht mehr auf TR2 laufen . AUSSER die Dinger können auf TR2 einfach Quad und auf nem neuen Board Okta , aber das wage ich mal zu bezweifeln das AMD das machen würde .....
 
AW: Zen 2: AMD zeigt Epyc mit 9 Dies - ca. 1.000 mm² Silizium

Was das ganze dann wirklich an Leistung auf die "Straße" bringt wird sich noch zeigen müssen aber das Konzept erscheint mir absolut logisch.
Aus fertigungstechnischen Gründen ein genialer Schachzug im Vergleich zu Intels gigantischen Monodies. Wobei ausgegliederte Speichercontroller irgendwie nach Steinzeit klingen :D
Aber ich denke die Herren Ingenieure werden sich da schon was dabei gedacht haben.

Bin wirklich wahnsinnig gespannt auf die Desktopversion von ZEN2. Wird interessant wie groß der DIE dann wird wenn der Speichercontroller wieder in einem Silizium mit den Rechenwerken sitzt (wovon ich mal ganz stark ausgehe)
Ob Intel sich wirklich warm anziehen muss, davon bin ich nicht überzeugt, auch die haben mit der 8ten und 9ten Core Generation mächtig was am Start aber aus P/L Sicht denke ich wird AMD wohl das Rennen machen. Zuminest wenn sie der Preisschiene von ZEN+ treu bleiben. Bei ZEN1 sah das ganze ja noch deutlich anders aus.
 
AW: Zen 2: AMD zeigt Epyc mit 9 Dies - ca. 1.000 mm² Silizium

Ich wundere mich, wie dann ein 8 Kern consumer Ryzen2 aussehen soll, wenn 1 chiplet 8 kerne ohne I/O hat. ein I/O chip und nebendran das kleine 8 Kern chiplet macht wenig sinn.

Das kann ja nur bedeuten, dass sie für die consumer Ryzen2 einen eigenen Chip designen. Und wenn man dann den doch recht großen flächenunterschied betrachtet - auch wenn i/O wieder integriert wird - dann sollte durch weniger packdichte wirklich n haufen mehr takt für uns desktop user drin sein.

ich kenn mich da nich aus und hab mir das jetzt mal nur logisch zusammengereimt. Wird aber spannend!

Nein wieso :crazy: das Ryzen 3000er I/O Die ist ja nur 1/4 so groß.
Das passt perfekt neben 2 chiplets.
Passt auch perfekt auf AM4. Klar wenn's sich nicht rechnet, dann macht AMD das wie vorher.
Aber ich denke eher das sie 5 Dies auflegen:
1x8kern Chiplet; 3 I/O Dies für Epyc TR und Ryzen,
sowie eine APU mit 6Kernen und größerer Vega. :D

Ich sehe den R9 16 Kerner am Horizont. Unter 8 Kerne wird AMD kaum gehen mit R5 das werden dann alles APU's im R3 Bereich.
 
AW: Zen 2: AMD zeigt Epyc mit 9 Dies - ca. 1.000 mm² Silizium

Bin mal gespannt, ob es auch die reinen Fertigungskosten ans Tageslicht schaffen. Ich denke mal, damit kann sich Intel noch wärmer anziehen als zuvor, wenn AMD weitere Latenzoptimierungen gefunden hat. Der IF in dieser Form wird ja hoffenlich nicht mehr zum limitierten Faktor. (Interessant wäre dabei auch, ob neben der doppelten Bandbreite auch die Latenzen gesenkt werden konnten)

Bei dem Design würde ich ja vermuten, dass die minimalen Latenzen etwas ansteigen und dafür die maximalen (deutlich) reduziert werden. Insgesamt wohl geringere Streuung.
 
AW: Zen 2: AMD zeigt Epyc mit 9 Dies - ca. 1.000 mm² Silizium

Ich wundere mich, wie dann ein 8 Kern consumer Ryzen2 aussehen soll, wenn 1 chiplet 8 kerne ohne I/O hat. ein I/O chip und nebendran das kleine 8 Kern chiplet macht wenig sinn.

Das kann ja nur bedeuten, dass sie für die consumer Ryzen2 einen eigenen Chip designen. Und wenn man dann den doch recht großen flächenunterschied betrachtet - auch wenn i/O wieder integriert wird - dann sollte durch weniger packdichte wirklich n haufen mehr takt für uns desktop user drin sein.

ich kenn mich da nich aus und hab mir das jetzt mal nur logisch zusammengereimt. Wird aber spannend!

Nun AMD könnte einen separten viel kleineren IO Chip anbieten. Schließlich wird man im Desktop Mainstream nur Dual Channel haben und kein Octa Cahnnel und ggf. noch andere Sachen rausfallen wie der gigantische L3 Cache.
Damit wird auch der IO Chip sehr viel kleiner, dann kann auf den Desktop Ryzen Zwei Chiplets mit IO Chip. Die werden dann um je 4 Kerne kastriert für 8 Kern CPUs oder um je 2 für 12 Kern CPUs (Bzw teildefekte Chiplets genommen).
 
AW: Zen 2: AMD zeigt Epyc mit 9 Dies - ca. 1.000 mm² Silizium

Nein wieso :crazy: das Ryzen 3000er I/O Die ist ja nur 1/4 so groß.
Das passt perfekt neben 2 chiplets.
Passt auch perfekt auf AM4. Klar wenn's sich nicht rechnet, dann macht AMD das wie vorher.
Aber ich denke eher das sie 5 Dies auflegen:
1x8kern Chiplet; 3 I/O Dies für Epyc TR und Ryzen,
sowie eine APU mit 6Kernen und größerer Vega. :D

Ideal für Gamer wäre sehr wahrscheinlich ein Die mit 8 Kernen und Ringbus Interconnect + IMC.
 
AW: Zen 2: AMD zeigt Epyc mit 9 Dies - ca. 1.000 mm² Silizium

Nein wieso :crazy: das Ryzen 3000er I/O Die ist ja nur 1/4 so groß.
Das passt perfekt neben 2 chiplets.
Passt auch perfekt auf AM4. Klar wenn's sich nicht rechnet, dann macht AMD das wie vorher.

Guter Punkt. bei den "8ern" würden sie aber gaming leistung verschenken, wenn sie diese chiplets nutzen und kaum takt aus der neuen fertigung rausholen, weil die packdichte darauf sehr hcoh ist. ein neuer die für den 8 kerner würde die halt verringern und in dem zug bessere latenzen und mehr plus im takt durch 7nm bringen. oder irr ich mich da? dann würden sie sich halt statt des "ryzen" i/o chips nen normalen ryzen die mit integr. i/o bauen. kommt vom aufwand aufs gleiche raus. nur, dass es halt bei tsmc statt glofo gefertigt werden müsste.
 
AW: Zen 2: AMD zeigt Epyc mit 9 Dies - ca. 1.000 mm² Silizium

Nun AMD könnte einen separten viel kleineren IO Chip anbieten. Schließlich wird man im Desktop Mainstream nur Dual Channel haben und kein Octa Cahnnel und ggf. noch andere Sachen rausfallen wie der gigantische L3 Cache.
Damit wird auch der IO Chip sehr viel kleiner, dann kann auf den Desktop Ryzen Zwei Chiplets mit IO Chip. Die werden dann um je 4 Kerne kastriert für 8 Kern CPUs oder um je 2 für 12 Kern CPUs (Bzw teildefekte Chiplets genommen).

Seh ich genauso
Bin mal was kreativ geworden :D ja hätte ich ordentlich machen sollen.
Aber es soll ja nur deutlich werden das 2 Chiplets perfekt neben ein R 3000 I/O Die passen

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Ideal für Gamer wäre sehr wahrscheinlich ein Die mit 8 Kernen und Ringbus Interconnect + IMC.

Vermutlich sind sie deshalb so überrascht von ihrer IPC :ugly:
Da sie trotz des für uns Gamer falschen Ansatz ne IPC steigerung von 10-15% erreichen konnten

Guter Punkt. bei den "8ern" würden sie aber gaming leistung verschenken, wenn sie diese chiplets nutzen und kaum takt aus der neuen fertigung rausholen, weil die packdichte darauf sehr hcoh ist. ein neuer die für den 8 kerner würde die halt verringern und in dem zug bessere latenzen und mehr plus im takt durch 7nm bringen. oder irr ich mich da? dann würden sie sich halt statt des "ryzen" i/o chips nen normalen ryzen die mit integr. i/o bauen. kommt vom aufwand aufs gleiche raus. nur, dass es halt bei tsmc statt glofo gefertigt werden müsste.

Ich denke mal die Packdichte am CPU Kern selbst wird egal ob Chiplet oder neuer Die gleich sein aber kein Plan. :huh:
Sie haben halt gesagt 25% mehr Rechenleistung bei selbem Stromverbrauch.
Deswegen gehe Ich von 5 machbaren Ghz :hail:
 
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AW: Zen 2: AMD zeigt Epyc mit 9 Dies - ca. 1.000 mm² Silizium

Das weglassen des Speicher-Interface hat wohl die Chips deutlich kleiner gemacht - die sind ja echt klein geworden :D
irgendwie will ich so einen haben, hab nur wenig nutzen dafür und zum rumliegen als mini-server ists dann auch weider zu viel Geld.....

Trozdem.. irgend was zum rechnen lässt sich dafür schon finden :P

Bei mir muss er nicht einmal rechnen. Ich hätte gerne ein Modell, wie es Lisa in der Hand hält. Also ohne IHS und dafür in einer kleinen "Vitrine" :D
 
AW: Zen 2: AMD zeigt Epyc mit 9 Dies - ca. 1.000 mm² Silizium

Rund die Hälfte davon macht der I/O-Chip in der Mitte aus. In Anbetracht der Größe von geschätzt 400 bis 500 mm² könnte darin der gemeinsame L3-Cache sitzen, der den vorangegangenen Gerüchten zufolge von 128 auf 256 MiByte anwachse.
Ergo könnten die potentiellen 256MB Cache doch auch problemlos mit weniger als 64 Kernen gekoppelt werden, korrekt?

Ich hätte nämlich gerne nächstes Jahr 16 Kerne mit den erwähnten 256MB Cache.

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Ich wundere mich, wie dann ein 8 Kern consumer Ryzen2 aussehen soll

Bei AM4 brauch ja der IO-Teil nur 2x RAM, ein bisschen PCI-E (4.0) und 2x IF. Der IF verbindet dann entweder 2x8 Kern-Chips oder 1x8 Kerne und eine kleine Vega.

EDIT: Bei Threadripper würde ich meinen, dass AMD es wie bisher macht. Ausrangierte EPYC's mit voller Bestückung (4 Dummy-Core's) und dem selben IO-Teil. Da dürfte es bei weitem nicht so auffallen wie beim 2990WX, wenn eben 4 RAM-Kanäle und 64 PCI-E-Lanes brach liegen.
 
AW: Zen 2: AMD zeigt Epyc mit 9 Dies - ca. 1.000 mm² Silizium

Ergo könnten die potentiellen 256MB Cache doch auch problemlos mit weniger als 64 Kernen gekoppelt werden, korrekt?

Ich hätte nämlich gerne nächstes Jahr 16 Kerne mit den erwähnten 256MB Cache.

Eigentlich irre wenn man darüber nachdenkt. Cache der größer ist als der RAM vor 20 Jahren.
 
AW: Zen 2: AMD zeigt Epyc mit 9 Dies - ca. 1.000 mm² Silizium

Die sind nicht für den Heim PC gebaut worden.
1200 Watt Netzteil mindestens
und Ping Pong läuft
 
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Jetzt stellt sich nur noch die Frage: Ryzen 3000 mit I/O die oder ohne ��

Falls sie die Latenzen in den Griff bekommen wäre ein 16c/32t AM4 Prozessor mit I/O- und Kernaufteilung natürlich komplett overkill, der sofort gekauft wird. Jedoch wäre mir auch ein 8 Kerner mit 4,5+ Ghz mit niedrigen Latenzen und angenehmem IPC-Boost recht.

Das wird doch noch sehr Spannend. Viel Spaß mit eurem 48c/48t Xeon, Intel hahahaha
 
AW: Zen 2: AMD zeigt Epyc mit 9 Dies - ca. 1.000 mm² Silizium

Vom Layout vermute ich wird AMD dann 16 Kerner in den Mainstream bringen. Durch den shrink könnte man dann sowohl den Takt steigern als auch die Effizienz verbessern. Deutlich mehr Takt bei gleicher Effizienz, mehr Takt bei verbesserter Effizienz oder aber gleicher Takt bei deutlich verbesserter Effizienz. Bin gespannt.

MfG
 
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