AMD CPUs: Speicher-Flaschenhals von MCM-CPUs soll durch ausgelagerte Northbridge umgangen werden

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Der Flaschenhals bei der Speicheranbindung aktueller MCM-CPUs von AMD soll mit einem zentralen und separaten "System Controller" umgangen werden, der als zentrale Anlaufstelle für die umgebenden Dies dient. Gleichzeitig soll er zudem auch als Southbridge dienen. Wie sich das gestalten könnte, zeigt Twitter-Nutzer "The Retired Engineer".

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Erfreulich!

Klingt gut - mal sehen was die Praxis bringt. Und..Flaschenhals gibts immer ...irgendwo
Gut das man diesen Massiven entgegenwirkt

Gerade bei speicherintensiven Anwendungen geht beispielsweise aktuellen Threadripper-CPUs mit WX-Suffix die Puste aus, da zwei der vier Dies keine eigenen Speichercontroller besitzen und so den Umweg über die anderen Dies mit entsprechendem Controller gehen müssen.

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Wie wirkt sich das eigentlich bei dem Quadchannel aus? Da müssen die beiden Dies doch auch über den Infinity Fabric den RAM teilen.
Oder läuft da jeder Die dann nur im Dualchannel und ich brauch 8 Riegel für echten Quadchannel?

Also wieder zurück zu den externen Northbridges..... naja, sie werden hoffentlich eine Lösung für die ganzen Nachteile haben - wie die dadurch zwangsweise steigenden delays.

Hoffentlich werden die Zen2 für AM4 so aufgebaut.

Das klingt nicht glaubwürdig
Eher wird das so sein das ein l4 cache im <controler liegt der mittels eigenen bustakt alle Chips verbindet
das kann man als NB bezeichnen ist es aber nicht weil in jeden Chip eine NB also die inf fab bleibt.
Der Vorteil hier liegt klar darin das man damit den Flaschenhals ramtakt aus der cpu bringt und den cache auf reale rambustakt bringt zwischen den ccx
aktuell 1,5ghz dann auf 3 ghz
Das erreicht man indem man die ursprüngliche Anbindung der inf fab am ccx von 64bit duplex auf 128bit bringt
Das verdoppelt die Kommunikation bis zu 16 threads bei einen seriellen programm
dazu der L4 als victim der direkt am ram angebunden ist
Das I/O (pcie) wird weitergeleitet von den inf fabs in den controler voila MCM chip ohne grundlegende cpu arch Veränderung.

damit ist auch ein redesign der desktop modelle unnötig und man kann schön den ramtakt sowie CPu takt hochschrauben
Dazu die kleineren Die was den preis der Produktion sinken lässt

für intel sieht es düster aus 2019 bis 2021 könnte es sogar passieren das amd teurer wird als intel cpu
Amd wird definitiv die performance Schlacht gewinnen bis 2019 und 2021 dann erst abgelöst werden.

Gerüchten zufolge (hardware unboxed) kommen in tsmc 7nm theoretische 5,2ghz erreicht werden real wird eher 4,6 min und max 4,8ghz
oder anders gesagt 8 Kerne mit 65w bei 4ghz oder 95w bei 4,6ghz
Je nachdem wie amd das tdp limit setzen wird

der Test zu den epic 2 cpu wird interessant

zen hat ein design Fehler der Ursprung war die Idee die inf fab (NB) mit effektiven ramTakt läuft man hat aber vergessen das die ccx die in 128bit in eine Richtung geht somit duplex nicht beachtet bzw es gibt da einen bug
Dadurch wurde aus 3ghz NB geplant dann 1,3ghz DDR4 2666
Das Konstrukt nenne ich deswegen Norhbridge weil es eine ist nur das der I/O mit drin ist deswegen hat dieser den Namen infinty fabric (marketing)

ForeShadow schrieb:

Hoffentlich werden die Zen2 für AM4 so aufgebaut.

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Macht mit Dualchannel null Sinn!

Diese Technologie macht vielleicht bei den Epyc- und Threadripper-CPUs Sinn, wo Quad- bzw. Octachannel zum Einsatz kommt und mehr als zwei DIEs bzw. Chiplets verwendet werden.

Goil! Läuft der dann auch auf nem nforce 2 Ultra? Ich hab da noch ein A7N8X-E Delüx liegen

ForeShadow schrieb:

Hoffentlich werden die Zen2 für AM4 so aufgebaut.

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Quatsch .

Sobald der Zen 2 Die nicht mehr über einen eigenen Speichercontroller verfügt, stellt sich die Frage nach dem Sinn bei Dual-Chhannel nicht.

Wenn das stimmen sollte, dann sehe kann man für gewisse workloads Bulldozer 2.0 erwarten.
In der Spieleleistung wird AMD damit jedenfalls nicht viel reißen können.

Hoffe ich natürlich nicht, aber Gaming ist nun mal nicht der Nabel der Welt. Wenn woanders die Kohle zu holen ist, dann gucken wir halt in die Röhre...

Ist die Frage, welche Version jetzt kommt.

Eine Aufstockung der Kerne pro CCX auf 6-8 Kerne war schließlich auch im Gespräch. Damit könnte man dann einen Ryzen 7 2800 mit 12 Kernen erstellen.

Komm mal runter schaffe,
die IPC soll ja 13% BESSER sein gell.
Das wird schon, mach Dir keine Sorgen.

Und Thorsten von PCGH hat ja schon erklärt, dass die Leitungslänge an sich kein Problem darstellt bei den Latenzen.
Vlt nutzt AMD ja etwas vom 7nm Ernergiebudget um das Signal auf hoher Qualität zu halten.

Wobei langsam mal ein paar Leaks direkt von AMD zum CCX-Aufbau kommen könnten.

Rome soll bekanntlich schon Ende 2018 bzw. Anfang 2019 kommen.

Casurin schrieb:

Also wieder zurück zu den externen Northbridges..... naja, sie werden hoffentlich eine Lösung für die ganzen Nachteile haben - wie die dadurch zwangsweise steigenden delays.

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Dachte ich mir auch, ist ja eigentlich ein Rückschritt im Vergleich zum 2003 eingeführten integrierten Speichercontroller (wenngleich auch der Nachteile hatte, da die Speicherkonfiguration immer von der CPU abhing, nicht vom MB)

Prozessorarchitektur schrieb:

Das klingt nicht glaubwürdig
...
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Du hast endlich gelernt Absätze zu machen. Gut gemacht. Jetzt noch Punkte und Striche, ein roter Faden und sinnvoll ausgeführte Gedanken und irgendwer liest sich das vielleicht auch sogar mal (oder man versteht es vielleicht)

ForeShadow schrieb:

Hoffentlich werden die Zen2 für AM4 so aufgebaut.

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Kannst du mir das erklären, warum das "hoffentlich" so sein soll?
Es gibt dabei einige Nachteile gegenüber dem bisherigen Ansatz

Lamaan schrieb:

Komm mal runter schaffe,
die IPC soll ja 13% BESSER sein gell.

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Ja, das hat das GERÜCHT so gesagt. Und die Quelle hat auch eindeutig gesagt, dass er damit NICHT Gaming, sondern wissenschaftliche Berechnungen meint. Wenn doch zumindest mal die Überschrift fertig gelesen würde...

Ob das sooooo eine dramatische Verschlechterung mit sich bringt, ist noch gar nicht so klar. Auch jetzt schon ist der IMC über den IF angebunden. Eventuell kann man den höheren Verwaltungsaufwand durch eine Steigerung des IF-Taktes überkompensieren.

Und gerade beim Gaming soll AMD jetzt langsamer werden, als Hardwareentwickler für die Gamingbranche?
Ja klar, es sind alles Gerüchte über die WIR hier reden.

Casurin schrieb:

Also wieder zurück zu den externen Northbridges..... naja, sie werden hoffentlich eine Lösung für die ganzen Nachteile haben - wie die dadurch zwangsweise steigenden delays.

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Schaffe89 schrieb:

Wenn das stimmen sollte, dann sehe kann man für gewisse workloads Bulldozer 2.0 erwarten.
In der Spieleleistung wird AMD damit jedenfalls nicht viel reißen können.

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Auch wenn das sicher eine Verschlechterung der Latenzen mit sich bringt, würde ich noch nicht die Welt untergehen sehen wollen. Der Speichercontroller sitzt ja nicht wie Anno 2003 mehrere Zentimeter entfernt auf einem ganz anderen Sockel.

So etwas kann funktionieren, wenn man es denn gut macht. Bei Intels i7 5775c war der L4 Cache auch auf einem externen Chip, und der hatte bekanntlich eine hervorragende Performance. Auch wenn sich die Latenzen im Vergleich zu den Chips ohne L4 Cache etwas verschlechterten.