@Bandicoot
Hatte NVIDIA in bis vor Fermi nicht anders umgesetzt. Fermi (Streaming Multiprocessor) und Kepler (Streaming Multiprocessor Extreme) sind jeweils über eine zusätzliche Iteration gegangen. Und Streaming Multiprocessor Turing basiert auch nur auf Streaming Multiprocessor Volta, verwandt mit Streaming Multiprocessor Pascal und Streaming Multiprocessor Maxwell. Leicht geänderte Namen, gleiche Architektur unter einem Die-Shrink verpackt. Seit Tesla ist die Architektur dieselbe. Und, wie lange hat Tesla bestanden? 4 Iterationen. 8-Serie (nur GeForce Quadro- und GeForce Tesla), 9-Serie (nur GeForce Quadro- und GeForce Tesla), 100-Serie (nur GeForce Quadro- und GeForce Tesla), 200-Serie und 300-Serie. Streaming Multiprocessor ist seit Ende 2006 die grundlegende Architektur NVIDIAs, daran hat sich bis heute nicht viel geändert. Den Namen hier ein wenig frisiert und da, ansonsten nur Die-Shrink und neuer VRM, seit Fermi #1 SGRAM.
Und das tut Intel seit Einführung seiner Core-i-Serie von Ende des Jahres 2008 nicht anders. Die erste Generation basiert auf Nehalem und setzt sich in bis Sandy Bridge fort. Wobei die erste Generation nur aus Sicht der HEDT-Plattform von Imposanz ist, weil sie bereits auf das bis heute bekannte Schema von Intel setzt, nämlich die Einführung des Ring On-Chip Interconnect anbindet, ab Sandy Bridge erfolgt die Aufspaltung des Ring On-Chip Interconnect zu einer weiteren Subcore-Einheit, der System Agent, diese beiden Schnittstellen von dem QuickPath Interconnect oder dem Direct Media Interface gespeist werden, entweder durchgängig oder in sowohl als auch, der den Memory Controller Hub, dieser aber nur noch die I/O Memory Management Unit und die I/O Advanced Programmable Interrupt Controller beinhaltet, der Memory Controller ist namentlich als Integrated Memory Controller in die CPU gewandert. Bei der DT-Plattform kommt noch der Front-Side-Bus ähnliche Uncore Bus zum Einsatz, dieser den Graphics and Memory Controller Hub zur CPU anbindet, wenn keine Grafikeinheit auf der Hauptplatine vorkommt ist es der Memory Controller Hub, der DRAM hat noch einen DRAM-Bus. Die I/O Memory Management Unit ist auch hier im GMCH bzw. MCH verbaut und zuzüglich der Memory Controller. Diese beiden Plattformen haben lediglich den I/O Controller Hub gemeinsam, welcher allerdings bei der DT-Plattform als abgespeckter I/O Hub fungiert und somit die Funktion einer South Bridge übernimmt. Die bis heutig bekannte Neuerung erfolgte erst mit der Sandy-Bridge-Architektur, wie weiter oben in kurisv schon erwähnt. Diese ist bis heute fast identisch geblieben. Die einzige noch nicht erwähnte Neuerung ist der Platform Controller Hub, dieser gegenüber dem I/O Controller Hub souveräne Aufgaben zur Seite gestellt bekommen hat, darunter der I/O Advanced Programmable Interrupt Controller, die CPU ist intern um den Local Advanced Programmable Interrupt Controller erweitert worden. Anstelle dem GMCH bzw. MCH ist die namentliche PCI Host Bridge eingeführt worden. Nachdem nun die sämtlichen Aufgaben der GMCH bzw. MCH in die CPU gewandert sind, also IMC, MMU und LAPIC, fungiert die neue Einheit nur noch als Bridge/Switch, um den DRAM nativ an die CPU und den PCH anzubinden, Intels neue Strategie gegen AMDs Verfahren per HyperTransport Link. Was bis heute absolut gleichgeblieben ist, das ist die Kohärenz und Korrelation des QPI bzw. DMI mit dem DRAM, weil Intel weiterhin auf eine gemeinsame, oszillierende Schnittstelle setzt. Deswegen nimmt das Verändern des Referenztaktes Einfluss auf die gesamten Schnittstellen über den QPI hinaus, bis hin zum PCH und S-ATA, PCI-E und so weiter. Diese Auftrennung ist bis heute nicht erfolgt, jedoch hat Intel mit der Einführung von Skylake den System Agent weitgehend vom Ring On-Chip Interconnect entkoppelt, sodass das Taktsignal von PCI-E, was direkt von der CPU ausgehend gelengt, wird, USB betrifft es seit Coffee Lake auch, sich nicht mehr mit verändert und Intel hat daraufhin die Sperre nach oben hin aufheben lassen. Dieses Maßnahme hatte zur Konsequenz, dass nun plötzlich auch CPUs mit gesperrtem Multiplikator sich übertakten ließen wie eine frühere AMD-CPU mit gesperrten Multiplikator, nämlich per Referenztakt, aber dieser Maßnahme lenkte Intel bei den Mainboard-Herstellern mit einer Ausgrenzung für CPUs ohn den K- und X-Suffix ein. Will man heute noch bspw. ein Intel Core i5-6400 über seinen Referenztakt übertakten muss eine bestimmte Firmware des Mainboard-Hersteller her, diese die Hersteller inzwischen aussortiert haben. ASRock umwarb eine lange Zeit seine namentliche Hyper-BCLK-Engine. Diese Vorgehensweise hat jedoch zur Konsequenz, dass die CPU inhärente Power Control Unit deaktiviert wird. Damit sind der Delay-Locked Loop zur CPU internen Taktsignal-Steuerung fürs das Thermal-Throttling ebenso hinfäälig wie das Monitoring der Digital Thermal Sensors, wodurch die erzielte Temperatur nicht mehr nachvollzogen werden kann und das fehlende Thermal-Throttling bei erreichter, maximaler Temperatur nicht mehr drosselt und abriegelt, weil der dDLL von der PCU reguliert wird, ebenso wie die VID und die TDP-Regulierung. Wieder zum Kern der Thematik zurückkommend: Eine so richtige Entkopplung der Speicherschnittstelle von der Kommunikationsschnittelle wie man sie von AMDs seiner Baudrate "North Bridge Baseline" und seiner Burstrate "HyperTransport Link" kennt ist das allerdings keine. Diese Änderung betrifft zwar bloß den Bereich zwischen QPI und CPU, jedoch setzt in dort abgetrennten nach unten hin der Phase-Locked Loop an, dessen Oszillation in umgekehrter Richtung des QPI keinen Einfluss nimmt und der PCH verschont bleibt. Mittlerweile setzt AMD bei dem Control Fabric und dem Data Fabric ein ähnliches Verfahren um, diese jedoch auf der Entwicklung der CPU-Northbridge (CNB) und aus Steamroller stammt, diese heutig als der Infinity Fabric zu verstehen ist, ein Subcore, basierend auf System On-Chip Architecture. Ein System Platform Processor entfällt und wird ergänzt durch ebenso eine PCI Host Bridge, der Media and Communication Processor ist der Fusion Controller Hub in der inzwischen dritten Auflage, auch wenn die Revision auf 2.0 verweist. Steamroller ist sozusagen der Vorbote der neuen Zen-Architektur, zumindest abseits der CPU. AMD hat mit der Revision F2 den Data Fabric vom Control Fabric entkoppelt, zumindest die Kanäle aufgeteilt, elektrisch bleiben diese beiden Schnittstellen eine einheitliche Punkt-zu-Punkt-Verbindung.
Also man sieht schon, was sich in dem vergangenen Jahrzehnt getan hat, wohin die Reise gegangen ist. Für den Laien wirkt das alles nach Chinesisch, aber der Kenner wird schon erkannt haben, wie viel sich tatsächlich geändert hat, welche Vorteile den einszigen Nachteilen überwiegen.
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